6> ESD整改思路与经验
1）软件（与设计思路差不多），把不用的IO口设置为低电平; 加看门狗;对保护目标的状态位进行检测; 协助硬件工程 师分析哪些模块发生异常。 2）硬件，先通过各种手段分析ESD对保护目标冲击的源头+ 途径+具体位置，然后设法加以措施改善，并且优先使用 合理的容易实现的措施。 源头：找出哪个端子打ESD容易发生问题，空气放电还是 接触放电容易发生问题，然后抓住问题点增加测试次数 或增加放电电压，让EUT出故障；保留现场，多多分析一 下故障，比如可以debug一下，操作一下按键遥控等等， 以便于得到更多的信息。
途径：分清楚ESD的冲击是从哪种途径干扰到了保护 目标:地的传导/信号线+电源线+IO线上的传输/空 间的辐射。这个分析很重要，比如，如果ESD冲击 是空间辐射过去的，那么再怎么割地也没有用的。
具体位置：分清楚是图象 or 伴音 or memory 出问 题？如果是图象，搞清楚是AFEC/VD /COMB/SCALER /MEMORY /TCON 等等，哪一个模块 出问题；分清楚保护目标的哪个部位感应到了ESD 冲击？电源pin脚／地pin脚／reset/信号的 ip&op/io口／悬空的pin都有可能是ESD冲击的目 标。
ESD放电波形（来源于GBT 17626-2)
5> ESD设计思路与经验
ESD现象在日常生活中经常发生, 售后反馈里也有不少ESD 的质量问题，所以开发人员要搞好ESD，提升产品可靠性。 如果产品ESD特性不好，问题反馈不断，一定不是大家所 希望的。 一）ESD设计一般的三个方向:降低减弱ESD放电对保护目标 的冲击强度;增加保护目标ESD免疫力(Robust); Software 看门狗/reset。 怎样降低减弱ESD放电对保护目标的冲击强度？ 一般是割地/串电阻磁珠/加esd器件/对地并电容/减短目标 器件的pin脚引线； 怎样增加保护目标的抗ESD强度(Robust)？ 一般是增加目标的参考地的完整性/减小供电电源的高频 电流环路的面积/降低输入端子子对参考地的高频输入阻抗 /IC设计时在内部集成esd/外加接地屏蔽罩； 怎样加看门狗/reset？ 软件看门狗，就是主循环死掉就reset；加状态检测是看 寄存器/io口状态对不对，不对就reset。
ESD测试与整改设计
目录
1> 名词解释 2> ESD测试设备 3> ESD标准文件 4> ESD测试要求 5> ESD设计思路与经验 6> ESD整改思路与经验 7> ESD生活小提示
1> 名词解释
ESD = Electro Static Discharge EUT = Equipment under test EMC = Electro-Magnetic Compatibility = EMI+EMS EMI=Electronic-Magnetic Interference =Conducted Emissions (AC/DC)+Radiated Emission）+（Harmonics/Flicker）谐波电流测 试 EMS=Electronic-Magnetic Susceptibility=辐射 （Radiated Immunity）+（RF Conduct Immunity） +静电放电（ESD)+电快速瞬变脉冲（BURST)+浪涌 （Surge)+电压变化、突降/中断（Voltage dips and interruptions）+…
4> ESD测试要求
一般一个端子>=10次单次放电, 每次放电的时间 间隔>=1秒。 能接触到的端子打接触放电;不能直接接触的端子, 比如按键,打空气静电;但是有些厂家也要求接触到 的端子也打空气放电。 各厂家要求的放电等级不同,国标ESD等级参考下 一页的图表;接触放电一般的要求系统能够自动恢 复的电压值：海尔/Skyworth : 8kv; Hisense / TCL :6kv; Konka/Xoceco:4kv; Changhong内销好 象不打。
DM53 BAV99
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2பைடு நூலகம்
5Vstb
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4 ] 视频端子输入的信号线上尽量预留bav99/压敏电阻,串接 电阻, 或其他的esd器件。 5 ] 若有vga 的在线升级设计，RX、TX 上可以分别串接 100R电阻和分别增加bav99(或压敏电阻)来增强esd特性。 6 ] e2prom的I2C上可以分别串接100R电阻和增加bav99或 电容来增强e2prom的抗esd特性。
‘器件ESD测试标准，目前此类的标准划分了整机和元器件两 个级别，前者通常列为EMC测试的一种，主要用于测试产 品在使用和维修当中耐受静电放电的能力，典型的标准时 IEC61000-4-2；后者主要用于测试元器件耐受静电的能力， 划分为HBM（human-body model人体模型）、MM （machine model机器模型）和CDM（charged device model带电器件模型）三种模型，标准规定测试电路和方 法。典型的标准MIL883、ESDSTM5.1、ESDSTM5.2、 ESDSTM5.3.1、JESDD22-114等。主要的标准组织包括 美*标（MIL）、美国静电放电协会（ESDA）、国际电工 委员会（IEC）美国电子工业联合会（EIA/JEDEC）、汽 车电子工业协会（AEC）和国际电子工程师组织（IEEE） 等。早期的标准在上世纪六七十年代就已形成，主要的标 准基本一致，2000年后无太大变化，目前新标准的发展以 ESDA的居多 ’
EOS=Electrical Overstress (EOS) ,指所有的过度 电性应力。超过其最大指定极限后，器件功能会减 弱或损坏。Esd是造成Eos的原因之一，但是不一定 造成EOS，很多其他的原因也造成Eos。 国际电工委员会/IEC:International Electro technical Commission, is the international standards and conformity assessment body for all fields of electro technology. 耦合板=coupling plane, 一块金属片或金属板, 对 其放电用来模拟对EUT附近的物体放电, 做间接放 电实验. 个人感觉这个板还有作为EUT的参考地的 作用,所以做ESD实验的时候, EUT要求放在水平耦 合板的板边0.1米以内, 如果EUT过大,需要增加耦 合板. 保护目标：ESD容易发生问题的元件或模块，需要提 供ESD保护措施。比如主ic,memeory,flash,etc.。
此图为Layout放置电容的一个例子
2] 尽量保证主ic 的每个i/o 脚、信号脚附近有个串接的限流电 阻，大小从10R-10K，具体的值视信号要求而定。 3] 尽量保证主ic 的每个adc 脚、ir 脚附近有个下地的电容，大 小从10p-100n，具体的值视信号而定。
此原理图为按键+遥控的ESD设计参考
二) ESD对保护目标的冲击一般有三个途径:地的传导，信号 线+电源线+I/O线上的传输，空间的辐射。都控制好了， 就可从冲击路径上解决ESD问题。 三〉电子产品的结构工程师、软硬件工程师在设计初始就能 互相配合, 让结构&SCHPCB&软件在设计前就考虑到了 ESD，使产品能顺利通过ESD试验，让市场反馈无ESD 问题,就算是成功的ESD设计了。具体的一些设计办法： 1) 结构的ESD设计. 必须打ESD的结构件离主IC不要太接近；对LCD, 信号 板上要有一定数量的接地螺丝孔通到LCD铁板上，电源 板离信号板不能太远; 2) 软件ESD设计. 把不用的IO口接地;加看门狗;增加对保护目标的状态位 的检测;注意写保护的控制正确；
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7] i/o脚、信号脚串接的防静电限流电阻要放在ic附 近，大概在4 排或5 排以内都会有很好的效果。 这种layout方法可以有效的抑制辐射过来冲击电 流，对esd、打火都有效，对emi 也有一定的好 处。 8] 视频信号的bav99 或其他esd器件要靠近插座。 9] flash和spi信号上的排阻都要靠近主ic。这种 layout方法对esd、emi和图像干扰都有好处，也 是改善flash丢程序问题的有效措施之一。 10] 静电电流通向电源模块的地要足够大和宽，通 道要直接和通畅。一般要保证>=3mm，而且越宽 越好。 11] 合理的割地，但是割地一般是和EMI等特性矛 盾的，所以割地要合理，一般要在割开的缝隙之 间留个可以焊回去的option.
5Vstb VDDP RM72 5.6K RM54 5.6K IR_SYNC SAR3 SAR2 CM85 47pF CM86 1000pF CM83 CM126 CM122 CM114 1000pF 33pF 33pF 33pF CM136 100nF RM53 1K RM58 1K RM59 1K IR KEY1 KEY2 DM52 BAV99 5Vstb RM55 5.6K RM64 1K5 XM8 1 2 3 4 SIP4 DM54 BAV99 3 2 1 3 2 1 CN4-20A-S CN3-25A XM5 SIP3
3) 硬件ESD设计. 1] 尽量保证主ic的每个电源脚就近有个瓷片去藕电 容，大小一般为100n,当然如果两个电源脚电压相 同,性质相接近,可以考虑两个脚共用一个电容,可 以节省空间 ; 在Layout的方法上, 建议电源脚附近的去藕电容要尽 量靠近主ic;如果有可能，电源的走线是先经过电 容，后到主ic的电源脚, 这种layout方法不仅对esd 有效，对emi的特性也有非常有效; 如果电源脚的临近的pin是该电源的地,去藕电容放 在top层,那么请尽量在top层就近把该电容的地连 到ic的接地pin。这样的走法可以减少环路面积,让 所包含的场流量减小，其感应电流减小。