LDR2<=LDRiAND I1 AND (NOT I0);
END ARCHITECTURE ART;
六、设计步骤
1、打开QuartusⅡ，选择File→New Project Wizard，输入目标路径，工程名及顶层设计实体名，区分大小写。
2、输入工程中包含的设计文件
3、确定设计使用的器件，MAXII→
R0_B<=RS_B OR I3 OR I2;
R1_B<=RS_B OR I3 OR( NOT I2);
R2_B<=RS_B OR( NOT I3) OR I2;
LDAC<=LDRiAND I1 AND I0;
LDR0<=LDRiAND (NOT I1) AND (NOT I0);
LDR1<=LDRiAND (NOT I1) AND I0;
五、VHDL程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY RISC IS
PORT(T1,T2,T3,T4,I7,I6,I5,I4,I3,I2,I1,I0,CLR,Q:IN STD_LOGIC;
LD<=NOT(T3 AND JMP AND (NOT F));
IOM<=NOT( T2 OR (T1 AND (LOAD OR STA) AND F)OR (T3 AND STA AND F) );
LDPC<=(M3 AND (NOT F))OR (M3 AND (LOAD OR STA)AND F );
SS2: PROCESS(CLR,T1,T2,T3,LOAD,F,STA)
BEGIN
IF CLR='0' THEN RD<='0';WR<='0';
ELSE RD<=(T2 AND(NOT F)) OR ( T1 AND( LOAD OR STA)AND F)OR (T2 AND LOAD AND F);
三、设计内容
设计一台基于RISC技术的模型计算机，包含五条常用指令，并编写一段验证程序检验指令功能。
四、设计原理
1．指令系统设计
本实验采用RISC思想设计的模型机选用常用的五条指令：MOV、ADD、LOAD、STORE和JMP作为指令系统，寻址方式采用寄存器寻址及直接寻址两种方式。指令格式采用单字节及双字节两种格式：
系统结构实验与硬件设计Ⅱ
基于Leabharlann 实验报告1．实验目的1.了解精简指令系统计算机（RISC）和复杂指令系统计算机（CISC）的体系结构特点和区别。前面组成原理部分的“复杂模型机”是基于复杂指令系统设计的模型机。本书中所提到的复杂指令系统计算机可参照组成原理部分的“复杂模型机”来理解。
2.实验设备
PC机一台，TD-CMA实验系统一套。
WR<=T3 AND STA AND F;
END IF;
END PROCESS;
PC_B<=NOT( (T1 AND (NOT F) )OR ((LOAD OR STA)AND T4 AND (NOT F)));
ALU_B<=NOT(ADD AND T4);
RS_B<=NOT(((MOV OR ADD OR JMP)AND T3 AND (NOT F)) OR (STA AND T3 AND F));
SIGNAL MOV,ADD,JMP,LOAD,STA,RS_B,LDRi,F,CLK,CLK11,M1,M2,M3,M4:STD_LOGIC;
BEGIN
M1<=Q AND T1;
M2<=Q AND T2;
M3<=Q AND T3;
M4<=Q AND T4;
MOV <= (not i7) and (not i6) and (not i5) and (not i4);
单字节指令（MOV、ADD、JMP）格式如下：
７６５４
３２
１０
OP-CODE
RS
RD
其中，OP-CODE为操作码，RS为源寄存器，RD为目的寄存器，并规定：
RS或RD
选定的寄存器
00
01
10
11
R0
R1
R2
A
双字节指令（LOAD、SAVE）格式如下：
７６５４（1）
３２（1）
１０（1）
7—0（2）
OP-CODE
RS
RD
P
其中括号中的1表示指令的第一字节，2表示指令的第二字节，OP-CODE为操作码，RS为源寄存器，RD为目的寄存器，P为操作目标的地址，占用一个字节。
2．RISC处理器的模型计算机系统设计
数据通路图
指令周期流程图
3．控制器设计
（1）数据通路图中的控制器部分需要在CPLD中设计。
（2）用VHDL语言设计RISC子模块的功能描述程序，顶层原理图如下图所示
进来，启动Start按钮完成下载
12、打开CMA软件，编写验证程序，运行通路图，观察并记录程序执行流程及各寄存器的变化。
13、完成实验报告，内容包括：实验目的、实验设备、实验内容、实验原理图、VHDL程序、实验步骤、验证程序、实验数据及实验心得。
七、验证程序
LOADR0 ,R1
MOVR1,R2
ADDR2,R1
ADD <= (not i7) and (not i6) and (not i5) and (i4);
JMP <= (not i7) and (noti6) and (i5) and (not i4);
LOAD <= (not i7) and (not i6) and (i5) and (i4);
STA <= (not i7) and (i6) and (not i5) and (not i4);
4、选择EDA工具：综合、仿真和时序分析
5、检查工程中的各项设置
6、建立新文件。File→New，选择VHDL，输入程序，保存
7、File→Creat/Update→CreatSymbol Files For Current File，产生一个类型为电原理图的新文件。
8、重复6、7，产生所有模块，完成VHDL语言输入及原理图绘制。
LDDR<=ADD AND M3 AND (NOT F);
LDIR<=M2 AND (NOT F);
LDAR<=M1 OR ((LOAD OR STA)AND (NOT F)AND M4) OR(M1 AND(LOAD OR STA)AND F);
LDRi<=(ADD AND M4 AND (NOT F))OR (LOAD AND M2 AND F) OR (MOV AND M3 AND (NOT F));
S<="1001";
CLK11<=(LOAD OR STA)AND T4;
SS1: PROCESS(CLK11,CLR)
BEGIN
IF CLR='0' THEN F<='0';
ELSIF (CLK11'EVENT AND CLK11='0') THEN F<=NOT F;
END IF;
END PROCESS;
LDR0,LDR1,LDR2,R0_B,R1_B,LD,R2_B,PC_B,LDAR,IOM,RD,WR,LDIR,LDPC,LDAC,LDDR,ALU_B: OUT STD_LOGIC;
S:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END ENTITY RISC;
ARCHITECTURE ART OF RISC IS
9、分配引脚。执行Assignments→Pins命令，启动分配引脚功能.
10、编译源文件，Processing→Start Compilation
11、用下载电缆将PC机和CPLD的下载电路连接起来，执行
Tool→Programmer命令，在框中选择默认的JTAG下载方式，
选中Program/Configure框，Add File将生成的pof文件添加
SUBR2,R0
STORE R1,R0
JMPR0
八、实验数据截图