5. 芯片工艺流程分析
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1. 关键工艺分析 ※氧化工艺 基本工艺的第一步。是在硅晶圆的表面形成二氧化硅（SiO2）的工艺。 有干氧和湿氧两种方法。
※扩散工艺 第二个基本工艺。是一种杂质原子由材料表面向材料内部运动的过程。 分为无穷杂质源和有限杂质源。
作
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2. 工艺流程设计
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※离子注入工艺 第三个基本工艺步骤。广泛应用于 MOS 元件的制造。是特殊掺杂杂质的 离子由电场加速至很高的速度并注入半导体材料中的工艺。可以用离子注入 代替扩散。优点：①掺杂精确控制；②室温工艺；③可薄层注入。 ※沉积工艺 第四个基本工艺。是把多种不同材料的薄膜层沉积到硅晶圆上。包括蒸 发沉积、溅射沉积、化学气相沉积。 ※刻蚀工艺 半导体制造的最后一个工艺步骤。是去除被暴露材料（未保护）的工艺。 湿法刻蚀：用化学附蚀的方法将多余的材料去掉。如 HF 酸去二氧化硅， 磷酸去除铝，HNO3:HF 去除硅。 干法刻蚀(反应离子刻蚀)使圆周片的表面接触由惰性气体如氩形成的等 离子体，其中含有反应化合物。将未保护的部分刻蚀掉。 物理刻蚀：用高能等离子体轰击表面，将表面多余材料去掉。 自对准多晶硅栅工艺：用多晶硅作栅，同时把它当作掩膜，使得注入形 成的源极和漏极能够与栅精确地对准。 ※光刻工艺 完成加工区域选择的工艺。
2. 设计方案及步骤
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1.2 设计内容：
1. MOS 管的器件结构参数确定
2. 确定 p 阱 CMOS 芯片的工艺流程， ---根据设计参数进行 p 阱 CMOS 芯
片工艺流程模拟（用 ISE 软件）
3. 根据结构参数要求设计 p 阱 CMOS 芯片的工艺参数，并验证---工艺条件
的优化（用 ISE 软件）
※短沟道效应：对于短沟道 MOSFET，如果⊿L～L，那么在 VD > VDsat 的情况下漏
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Q0 C s Dt
f
u pVDSat 2L2
RP
2 M 1M 2 RP 3 M1 M 2
I DSat
Wu p Cox
gm
L Wu p Cox
L
VDSat
2
VDSat
QSD QSS Cox
0、阱区氧化—为阱区的选择性刻蚀和随后的阱区深度注入做工艺准备。阱区掩蔽氧化 介质层的厚度取决于注入和退火的掩蔽需要。一次氧化。
作
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SiO2
N-Si
1、光刻 I---阱区光刻，刻出 P 阱区注入窗口 。若采用常规湿法光刻工艺，应包括：涂 胶、前烘、压版、曝光、显影、定影、坚膜、腐蚀、去胶等工序。
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目录
1.设计任务 P1 2.设计方案及步骤 P1 3.CMOS 概述 P2 4.器件模拟与设计 P3 5.芯片工艺流程分析 P5
6.芯片的工艺模拟与设计 P11 7.结果分析与参数汇总 P17 8.工艺实施方案 P18 9.总结 P21 10.参考资料 P22
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作
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N 型硅衬底的电阻率为 20cm； 垫氧化层厚度约为 600 Å； 氮化硅膜厚约为 1000 P 阱掺杂后的方块电阻为 3300 / ，结深为 5~6m；
NMOS 管的源、漏区磷掺杂后的方块电阻为 25/ ，结深为 0.3~0.5m； PMOS 管的源、漏区硼掺杂后的方块电阻为 25/ ，结深为 0.3~0.5m； 场氧化层厚度为 1m；栅氧化层厚度为 500 Å；多晶硅栅厚度为 4000 ~5000 Å。
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极电流随漏极电压的增大而增加。 ※载流子速度饱和效应：在长沟道 MOSFET 的分析中，我们假设迁移率是常数， 这意味着随着电场的增大，漂移速度将无限增加，在这种理想情况下，载流子速 度会一直增加，直到达到理想的电流。大电场时载流子速度会出现饱和，导致漏 极电流提前饱和的现象 ※衬底偏置效应：以 NMOS 为例，假设 VS=VD=0，而且 VG 略小于 VTH 以使栅下 形成耗尽层但没有反型层存在。当 VB 变得更负时，将有更多的空穴被吸引到衬 总数的函数，因为在反型层形成之前，栅极电荷必定镜像 Qd。因此，随着 VB 的下降， Qd 增加， VTH 也增加。这就称为“体效应”或“背栅效应” ※沟道长度调制效应：在饱和时沟道会发生夹断，且夹断点的位置随栅漏之间的 电压差的增加而往源极移动，即有效沟道长度 L’实际上是 VDS 的函数。这种由于 栅源电压变化引起沟道有效长度改变的效应称为“沟道调制效应”。 ※闩锁效应：如果有一个强电场施加在器件结构中的氧化物薄膜上，则该氧化物 薄膜就会因介质击穿而损坏。很细的金属化迹线会由于大电流而损坏，并会由于 浪涌电流造成的过热而形成开路。这就是所谓的“闩锁效应”。 底电极。而同时留下大量的负电荷，耗尽层变得更宽了。阈值电压是耗尽层电荷
※ p 阱工艺： 实现 CMOS 电路的工艺技术有多种。CMOS 是在 PMOS 工艺技术基 础上于 1963 年发展起来的， 因此采用在 n 型衬底上的 p 阱制备 NMOS 器件是很自 然的选择。由于氧化层中正电荷的作用以及负的金属(铝)栅与衬底的功函数差， 使得在没有沟道离子注入技术的条件下，制备低阈值电压(绝对值)的 PMOS 器件 和增强型 NMOS 器件相当困难。于是，采用轻掺杂的 n 型衬底制备 PMOS 器件，采 用较高掺杂浓度扩散的 p 阱做 NMOS 器件，在当时成为最佳的工艺组合。 考虑到空穴的迁移率比电子迁移率要低近 2 倍多， 且迁移率的数值是掺杂浓 度的函数(轻掺杂衬底的载流子迁移率较高)。因此，采用 p 阱工艺有利于 CMOS 电路中两种类型器件的性能匹配，而尺寸差别较小。p 阱 CMOS 经过多年的发展， 已成为成熟的主要的 CMOS 工艺。与 NMOS 工艺技术一样，它采用了硅栅、 等平 面和全离子注入技术。 ※ 阱的定义:在衬底上形成的、掺杂类型与衬底相反的区域称为阱或称为盆. P 阱 CMOS 工艺以 N 型单晶硅为衬底，在其上制作 P 阱。即 PMOS 管做在 N 型衬底 上。P 阱工艺包括用离子注入或扩散的方法在 N 型衬底中掺进浓度足以中和 N 型 衬底并使其呈 P 型特性的 P 型杂质，以保证 P 沟道器件的正常特性。
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1. 设计任务
1.1 设计指标 1.1.1 特性指标要求： n 沟多晶硅栅 MOSFET： 阈值电压 VTn=0.5V, 漏极饱和 电流 IDsat≥1mA, 漏源饱和电压 VDsat≤3V，漏源击穿电压 BVDS=35V, 栅源击穿 电压 BVGS≥25V, 跨导 gm≥2mS, 截止频率 fmax≥3GHz（迁移率 µn=600cm2/V·s） p 沟多晶硅栅 MOSFET：阈值电压 VTp= -1V, 漏极饱和电流 IDsat≥1mA, 漏源饱 和电压 VDsat≤3V，漏源击穿电压 BVDS=35V, 栅源击穿电压 BVGS=≥25V, 跨导 gm≥0.5mS, 截止频率 fmax≥1GHz（迁移率 µp=220cm2/V·s） 1.1.2 结构参数参考值： Å；
4. 设计参数验证---工艺条件与参数验证； 5. 给出 p 阱 CMOS 芯片制作的工艺实施方案（包括工艺流程、方法、条件、
结果）
1. 了解题目内容，详细分析题目的具体要求； 2. 确定总体设计思路。根据特性指标要求，分析影响器件特性的关键结构参 数，以及相互制约关系，给出折衷方案；
3. 建立结构模型，利用 ISE 软件进行特性分析，找出最佳的结构参数； 4. 分析半导体芯片的结构特点，初步确定其工艺流程； 5. 分析影响芯片特性的关键工艺，找出关键结构参数及其相互影响关系；
次氧化） ，LPCVD 制备 Si3N4 介质
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2、阱区注入及推进，形成 P 阱区
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6. 根据芯片的工艺流程，选择适当的工艺实现方法； 7. 利用 ISE 软件进行工艺流程以及工艺条件的模拟， 找出满足初定结构参数 所对应的最佳工艺条件； 8. 验证工艺条件的可行性，确定最终工艺条件； 9. 根据结构参数与工艺分析结果，画光刻版图（示意图） ，给出最终的工艺 实施方案； 10. 编写设计报告，总结设计中的体会或收获。
S
NMOS G D
PMOS S G D
P+
N+ P阱
N+
P+
P+
N-SUB
4. 器件模拟与设计
1. 关键结构参数分析 ※MOS 沟道的长度（L） ： 栅长是决定器件尺寸的关键，也是区分不同半导体加工技术换代的标志，是 半导体集成度的标志，因此也称为关键尺寸（critical dimension）. 沟道长度的计算： 源漏区加工过程中掺杂向半导体表面横向扩散, 实际的沟道长度同设计中图 形宽度并不相等 ※MOS 器件的宽度（W） ： 沟道电流在 W×L 的沟道区域内， 沿着沟道长度的方向， 在源漏端之间流动； 沟道长度越小、宽度越大，电流也越大.沟道长度受到加工工艺的限制，一般取 允许的最小尺寸，即关键尺寸；而沟道宽度是主要的设计变量. 沟道宽度的计算： 对于简单的矩形栅极，沟道宽度就是有源区的宽度,而对于复杂形状的 mos 器件，需要根据实际情况确定沟道宽度 MOS 器件的实际沟道宽度：局部氧化 LOCOS 工艺,场氧在有源区边缘形成 鸟嘴,使得实际的沟道宽度有所减小.
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作
N+
电连接时，P 阱接最负电位，N 衬底接最正电位，通过反向偏置的 PN 结实现 PMOS 器件和 NMOS 器件之间的相互隔离。P 阱 CMOS 芯片剖面示意图见下图。
※栅氧化层厚度（tox） ※关键公式：
BVGS E B tox
uV f n DSat 2L2
Cox
ox tox
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作பைடு நூலகம்