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硬件测试技术【信号完整性测试】


价值观:客户第一 | 阳光沟通 | 团队协作 | 拥抱变化 | 学习成长
多次跨越逻辑电平阈值错误
电感量过大 阻抗不匹配
行为准则:尊重·简单·重用·检查·并行·勇气·反馈·认真·责任
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延时错误(Propagation Delay)
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2.集总电路(Lumped circuit):在一般的电路分析中,电 路的所有参数,如阻抗、容抗、感抗都集中于空间的各个 点上,各个元件上,各点之间的信号是瞬间传递的,这种 理想化的电路模型称为集总电路。 3.分布式系统(Distributed System):实际的电路情况是各种 参数分布于电路所在空间的各处,当这种分散性造成的信 号延迟时间与信号本身的变化时间相比已不能忽略的时侯, 整个信号通道是带有电阻、电容、电感的复杂网络,这就 是一个典型的分布参数系统 4.特征阻抗(Characteristic Impedance):交流信号在传输 线上传播中的每一步遇到不变的瞬间阻抗就被称为特征阻 抗,也称为浪涌阻抗,记为Z0。可以通过传输线上输入电 压对输入电流的比率值(V/I)来表示
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信号完整性它包含两方面的内容,一是独立信号的质 量,另一个是时序。我们在电子设计的过程中不得不 考虑两个问题: 信号有没有按时到达目的地? 信号达到目的地后它的质量如何? 我们做信号完整性分析的目的就是确认高频数字传输 的可靠性。
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信号完整性的一些概念
1.传输线(Transmission Line):由两个具有一定长度的导 体组成回路的连接线,我们称之为传输线,有时也被称为 延迟线。传输线一共有四种:微波线,带状线,差分线和放射 状传输线
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Skew
差分方法 测量1个差分信号 2个通道A/D前相减 运放CMRR>30dB! 不需De-Skew
共享时钟和嵌入式时钟
第三点: 共享时钟=> 嵌入式时钟
共享时钟: 范例: PCI
时钟与数据分别不同路径被传送 布线时要注意不能违反建立与保持时间
源同步Source Synchronous: 范例: AGP
单一Strobe, 或时钟加Strobe, 并行多路数据源同步 布线时要注意不能违反建立与保持时间
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信号的偏移(skew):是对于同一个网络到达不同的接收器端之间的时 间偏差。 Slew rate:就是边沿斜率(-个信号的电压相对时间改变的比率)。 建立时间(setup time):是指在触发器的时钟信号上升沿到来以前, 数据稳定不变的时间,如果建立时间不够,数据将不能在这个时钟上 升沿被打入触发器; 保持时间(hold time):是指在触发器的时钟信号上升沿到来以后,数 据稳定不变的时间, 如果保持时间不够,数据同样不能被打入触发器
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单端信令和差分信令比较 第一点: 单端信令=> 差分信令 大的信号电压摆幅 更多的EMI干扰与噪声, 较低的 SNR
小的信号电压摆幅, 更少的耗电 更少的EMI干扰与噪声, 差分信令 去除共模噪声, 实现较高的SNR
振铃(不单调) 传输线过长 串扰 多负载 阻抗不匹配
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昏睡的眼图
原因很多: 阻抗不连续,损 耗…
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10.地弹(Ground Bounce):指由于封装电感而引起地平
面的波动,造成芯片地和系统地不一致的现象。
主要的信号完整性问题包括反射、振荡、地 弹、串扰等
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常见的信号完整性现象及其产生的原因
电平没有达到逻辑电平门限 负载过重 传输线过长 电平不匹配 驱动速度慢
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串行总线及测试 从并行总线到串行总线 PCI Express简介
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总线发展的特点
总线发展的6大特点: 单端信令=> 差分信令 并行数据=> 串行数据 共享时钟=> 嵌入式时钟 预加重 扩频时钟
串行差分: 范例: PCI-E
单传数据, 不传时钟, 接收端恢复时钟 布线时需要注意一对差分线的传输时延 更简洁的布线, 容易实现更长的传输距离与速度 串行差分
需要注意:眼图、抖动、阻抗连续性和匹配
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并行数据和串行数据 第二点: 并行数据=> 串行数据
Data与CLK的Skew => 建立保持时间违反 通过复杂的布线促使在接收端不违反建立保持时间 速度高=> 建立保持时间窗口更小=> 更难控制布线 传输延迟一致串行数据 PCB占用空间较小 测试建立保持时间=> 测试抖动
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例:某100MHz时钟,第一个到第四个周期分别为9.9ns, 10.1ns, 9.9ns, 10.0ns,假设其理想时钟固定在10ns
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下冲(undershoot):就是第二个峰值或谷值超过设定电压 ―― 对于上升沿过度地谷值或对于下降沿太大地峰值。 设置时间(settling time)就是对于一个振荡的信号稳定到 指定的最终值所需的时间
抖动
抖动的定义为“信号的定时事件与其理想位置之间的偏 差 按待测试信号的种类来划分:
时钟抖动 数据抖动
按计算方法来划分:
TIE抖动:信号周期相对于一个已知或恢复时钟的误差。 Period抖动:是在多个周期内对信号周期的变化进行的测量。 Cycle to Cycle抖动:是对信号相邻周期的变化进行测量的结果。 Half Period抖动:半个周期的抖动变化(与Period jitter的计算 类似
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在数字系统中,信号以逻辑‘0’或者‘1’的方式从一个器件传输到另外 一个器件,信号到底是‘0’还是‘1’一般来说它们都是有一个参考电平的。 在接收端的输入门里面,如果信号的电压超过高电平参考电压Vih,则该 信号被识别为高逻辑;如果信号的电压低于低电平的参考电压Vil,则该信 号就被识别为低逻辑。我们下面这个图就是一个理想的信号
信号完整性基础
硬件测试部 韩海磊
2009.5.24
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为什么要进行信号完整性分析?
信号边缘速率越来越快 不断缩小的特征尺寸 片内和片外时钟速率越来越高 系统和板级SI、EMC问题更加突 出 电路的集成规模越来越大 I/O数越来越多 越来越强的电路功能 单板互连密度不断加大 推向市场的时间不断减少 开发成本成为主要推动力 越来越强的市场竞争一次性设 计成功的挑战
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PCB上的并行总线走线和串行总线走线
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5.趋肤效应(Skin effect):指当信号频率提高时,流动电 荷会渐渐向传输线的边缘靠近,甚至中间将没有电流通过。 与此类似的还有集束效应,现象是电流密集区域集中在导 体的内侧 6.反射(Reflection):指由于阻抗不匹配而造成的信号能 量的不完全吸收,发射的程度可以有反射系数ρ表示。
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