［键入公司名称］［键入文档标题］［键入文档副标题］姓名：托列吾别克•马杰尼班级：电路与系统01班学号：201221020141［键入公司名称］2013/11/24基于VHDL的16位全加器的设计1.1设计题目的内容及要求i.i.i 目的：CMOS数字集成电路设计流程及数字集成电路自动化设计，包括功能验证、VHDL/Verlog建模、同步电路设计、异步数据获取、能耗与散热、信号完整性、物理设计、设计验证等技术1.1.2内容：主要实验内容是用0.18阿数字CMOS工艺，VHDL或Verlog设计-个16位全加器，用Synthesis仿真工具验证功能，电路合成，及性能检测。
1.1.3主要测试参数及指标范围：16位的全加器主要的设计指标是高于1GHz的频率，功耗，物理面积大小等参数。
1.2全加器的组成和原理分析全加器是常用的组合逻辑模块中的一种，对全加器的分析和对组合逻辑电路的分析一样。
组合逻辑电路的分析，就是找出给定电路输入和输出之间的逻辑关系，从而了解给定逻辑电路的逻辑功能。
组合逻辑电路的分析方法通常采用代数法，一般按下列步骤进行：(1)根据所需要的功能，列出真值表。
(2)根据真值表，写出相应的逻辑函数表达式。
(3)根据真值表或逻辑函数表达式，画出相应的组合逻辑电路的逻辑图(4)用VHDL编写程序在QUARTUS U上进行模拟，并分析结果的正确性。
1.3全加器简介全加器是组合逻辑电路中最常见也最实用的一种，考虑低位进位的加法运算就是全加运算，实现全加运算的电路称为全加器。
它主要实现加法的运算，其中分为并行全加器和串行全加器，所谓并行就是指向高位进位时是并行执行的，而串行就是从低位到高位按顺序执行，为了提高运算，必须设法减小或消除由于进位信号逐级传递所消耗的时间，为了提高运算速度，制成了超前进位加法器，这是对全加器的一种创新［2］。
1.3.1半加器的基本原理如果不考虑有来自低位的进位将两个1位二进制数相加，称为半加。
实现半加运算的电路称为半加器。
按照二进制加法运算规则可以列出如表2所示的半加器真值表，其中A、B 是两个加数，S是相加的和，CO是向咼位的进位。
将S、CO和A、B的关系写成逻辑表达式则得到S=A B+A B=A+BCO=AB因此，半加器是由一个异或门和一个与门组成的，如图1所示。
图1半加器原理图1.3.2 一位全加器的原理全加器执行加数，被减数和低位来的进位信号相加，并根据求和结果给出该进位信号。
(1)根据全加器所需要的功能，我们可以设计出一位全加器的组合逻辑框图。
如图2所示。
G HXi柠G图2一位全加器的逻辑图(2根据逻辑图我们可以写出各个器件的逻辑功能。
C i = X i 丫i C i-i +X i 丫i C i-i +X i 丫i C i-i +X i 丫i C i-i = (X i ①丫i)C i-i +X i 丫iF i = XY C / + X i YC M +XY C / + XY C / = X i®Y i®C M(3)由上面可得。
X i和Y i为两个输入的一位二进制书，C i-i为低位二进制数相加的进位输出到本位的输入，则F i为本位二进制数X i、Y i和低位进位输入C i-i的相加之和，C i为X i、Y i和低位进位输入C M相加向高位的进位输出。
因此，该电路可以完成一位二进制数全加的功能，称为全加器。
此电路的真值表如表2所示。
表2 一位全加器真值表1.4十六位全加器的设计设计16位的全加器思路非常简单且清晰，第一种方法就是先设计一个半加器和一个或门，然后两个半加器合并成一个一位的全加器，最后用16个一位的全加器组合成为一个16位的全加器；第二种方法就是先设计一个一位的全加器, 然后在用16个串联或并联就组成了一个16位的全加器，而本次设计采用采用的是第一种方法。
十六位全加器有十六个一位全加器的级联组成的，最低位的借位信号时整个全加器的借位信号Ci n,最高位的进位信号是十六位全加器的进位信号，每位之间通过进位信号链接，两个十六位加数的每一位并联输入，和数SUM的每-位并联输出，完成两个十六位的数的加法。
1.5用VHDL编写代码实现16位全加器本次实验使用Altera FPGA/CPLD 的开发工具Quartus U，利用编写VHDL代码设计方法设计一个16位加法器，并用Quartus的综合仿真工具实现电路的综合，电路功能的验证，并最后查看综合后的RLT电路框图来验证设计与原逻辑设计符不符合要求，我们还可以借用powerplay功率分析工具对设计后的电路进行功耗分析。
本次设计有一个顶层模块（16位全加器）和三个底层模块，它们分别为一位全加器和组成一位全加器的半加器模块和或门模块。
因此我们要用从底层到顶层的设计思路，以半加器+或门一一＞一位全加器一一＞16位全加器的为设计顺序。
以下为半加器和活门的VHDL程序代码(1)半加器的VHDL代码library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_ un sig ned.all;en tity h_adder isport(a,b:in std」o gic;co:out std_logic;so:out std_logic );end h_adder;architecture one of h_adder isbegi nso<=a xor b;co<=a and b;end one;(2) 或门的VHDL代码library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_ un sig ned.all;en tity or2a isport(a,b:in std」o gic;c:out std」o gic );end or2a;architecture one of or2a isbegi nc<=a or b;end one;由全加器的逻辑图可以看出，全加器由两个半加器和一个或门组成。
在VHDL语言中我们可以在一个模块的代码中用component语句调用低层的模块这样可以避免写更多的繁琐的代码，也可以提高程序的可读性，也有利于实际电路在延时等关键技术性问题上的优越性。
(3) —位全加器的VHDL代码library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_ un sig ned.all;en tity f_adder isport(ai n:in std」o gic;bin:in std_logic;cin:in std_logic;coutf:out std」o gic;sumf:out std_logic );end f_adder;architecture one of f adder iscomp onent h_adderport(a:in std」ogic;b:in std」o gic);end comp onent;comp onent or2aport(a:in std _lo gic;b:in std_logic)；end comp onent;sig nal d,e,f:std」o gic;begi nu1:h_adder port map(a=>a in, b=>b in, co=>d,so=>e);u2:h_adder port map(a=>e,b=>c in, co=>f,so=>sumf);u3:or2a port map(a=>d,b=>f,c=>coutf);end one;从上述的设计思路中和全加器的级联设计方案中看到，实现16位全加器的关键是实现每级全加器到下一级全加器的信号的控制，以此实现模块之间的协调和整个系统的稳定性。
在实现16加法器中我们同样用上述的comp on e nt语句, 在顶层中调用底层的模块，并巧妙地实现每个模块之间的级联。
以下为一种设(4) 16位加法器的VHDL代码library ieee;use ieee.std_logic_ un sig ned.all;en tity n ew_adder16 isport(a:in std」ogic_vector(15 downto 0);b:in std_logic_vector(15 downto 0);cin:in std_logic;sum:out std_logic_vector(15 downto 0););end;architecture one of n ew_adder16 is comp onent f_adderport(ain:in std」ogic;bin:in std_logic;cin:in std_logic coutf:out std」o gic;sumf:out std_logic );end comp onent;sig nal temp:std_logic_vector(16 dow nto 0);beg intemp(0)<=ci n;add:for i in 0 to 15 gen erate loopadd:f_adder port map(a in=>a(i).bin=>b(i).cin=>temp(i).coutf=>temp(i+1).sumf=>sum(i))；end gen erate add;cout<=temp(16);end one;上述代码中用for…gen erate循环语句和compo ne nt语句的调用语句实现15 位信号的加法。
因为for…generate不像for….loop那样顺序执行而是并行执行的，使用了for...loop,所以对应RTL Viewer就比较复杂，所以for…gen erate语句更有效。
2.1用QuartusII实现16位全加器电路的综合仿真1) 以new_adder16为工程名新建一个工程，我们可以预先设置硬件的选择，本次设计用MAX系列芯片。
2) 新建四个VHDL文件，分别编写进上四个模块的VHDL代码。
顶层模块的文件名要工程名一致，在此为n ew_adder16.vhd其余的文件名跟模块名要一致，以便于以后的综合和验证过程的调试。
3) 实现编译和综合，若无误则可以仿真了，综合后Quartus软件给出设计中所用到的逻辑单元，弓I脚等信息，如图4所示。