第7章 时序逻辑电路【7-1】已知时序逻辑电路如图7.1所示，假设触发器的初始状态均为0。

(1 )写出电路的状态方程和输出方程。

(2) 分别列出X =0和X =1两种情况下的状态转换表，说明其逻辑功能。

(3) 画出X =1时，在CP 脉冲作用下的Q 1、Q 2和输出Z 的波形。

1J 1KC11J 1KC1Q 1Q 2CPXZ1图7.1解：1．电路的状态方程和输出方程n 1n2n 11n 1Q Q Q X Q +=+ n 2n 11n 2Q Q Q ⊕=+ CP Q Q Z 21=2．分别列出X =0和X =1两种情况下的状态转换表，见题表7.1所示。

逻辑功能为 当X =0时，为2位二进制减法计数器；当X =1时，为3进制减法计数器。

3．X =1时，在CP 脉冲作用下的Q 1、Q 2和输出Z 的波形如图7.1(b)所示。

题表7.1Q Q Z图7.1(b)【7-2】电路如图7.2所示，假设初始状态Q a Q b Q c =000。

(1) 写出驱动方程、列出状态转换表、画出完整的状态转换图。

(2) 试分析该电路构成的是几进制的计数器。

Q c图7.2解：1．写出驱动方程1a a ==K J ncn a b b Q Q K J ⋅== n b n a c Q Q J = n a c Q K = 2．写出状态方程n a 1n a Q Q =+ n a n a n a n a n c n a 1n b Q Q Q Q Q Q Q +=+ nc n a n c n b n a 1n b Q Q Q Q Q Q +=+3．列出状态转换表见题表7.2，状态转换图如图7.2(b)所示。

图7.2(b)表7.2状态转换表CP na nbc Q Q Q 0 0 0 0 1 0 0 1 2 0 1 0 3 0 1 1 4 1 0 0 5 1 0 16 0 0 0n4．由FF a 、FF b 和FF c 构成的是六进制的计数器。

【7-3】在二进制异步计数器中，请将正确的进位端或借位端（Q 或Q ）填入下表解：题表7-3下降沿触发 由 Q 端引出进位 由Q 端引出借位触发方式 加法计数器 减法计数器上升沿触发 由Q 端引出进位 由Q 端引出借位【7-4】电路如图7.4(a)所示，假设初始状态Q 2Q 1Q 0=000。

1. 试分析由FF 1和FF 0构成的是几进制计数器；2. 说明整个电路为几进制计数器。

列出状态转换表，画出完整的状态转换图和CP 作用下的波形图。

1J 1KC11J 1KC11J 1KC1CPFF1FF2FF0CPQ 0Q 2Q 1(a) (b) 图7.4解：1、由FF 1和FF 0构成的是三进制加法计数器（过程从略）2、整个电路为六进制计数器。

状态转换表（略），完整的状态转换图 和CP 作用下的波形图如下图。

CP Q0Q1Q2【7-5】某移位寄存器型计数器的状态转换表如表7.5所示。

请在图7.5中完成该计数器的逻辑图，可以增加必要的门电路。

要求：写出求解步骤、画出完整的状态转换图。

（Q 3为高位）图7.5解：(1) 根据状态转换表画次态卡诺图，求出状态方程。

000111100100011000000000111100´´´´´´´´11100111´´´´´´´´´´´´´´´´´´´´´´´´´´´´n 1Q n 0Q n 3Q n 2Q n+13Q n+12Q 1Q 0Q n+1n+1n+1n n 310Q Q Q =； n+1n 23Q Q =； n+1n 12Q Q =； n+1n11Q Q =(2) 由状态方程写驱动方程。

n n 310D Q Q =； n 23D Q =； n 12D Q =； n 01D Q =(3) 验证自启动，画完整状态转换图。

电路可自启动。

(4) 电路图如下图。

CP【7-6】在图7.6(a)所示电路中，由D 触发器构成的六位移位寄存器输出Q 6 Q 5 Q 4 Q 3 Q 2 Q 1的初态为010100，触发器FF 的初态为0，串行输入端D SR =0。

请在图7.6 (b)中画出A 、Q 及B 的波形。

CPCP(a)(b)图7.6解：波形图如图7.6(b)所示。

CP A Q B图7.6(b)【7-7】分析图7.7所示电路，说明它们是多少进制计数器？Q D 74LS161RCO Q C Q B Q A ET EP D C B A CR LDCPCP111(a) (b)图7.7解：图(a)，状态转换顺序[Q D Q C Q B Q A ]=0→1→2→3→4→5→6→0，是7进制计数器； 图(b)，[Q D Q C Q B Q A ]=6→7→8→9→10→11→12→13→14→15→6，是10进制计数器；【7-8】分析图7.8所示电路的工作过程1. 画出对应CP 的输出Q a Q d Q c Q b 的波形和状态转换图（采用二进制码的形式、 Q a 为高位）。

2. 按Q a Q d Q c Q b 顺序电路给出的是什么编码？3. 按Q d Q c Q b Q a 顺序电路给出的编码又是什么样的？PC图7.8 解：1 状态转换图为2按Q a Q d Q c Q b 顺序电路给出的是5421码。

3. 按Q d Q c Q b Q a 顺序电路给出的编码如下0000→0010→0100→0110→1000→0001→0011→0101→0111→1001→0000【7-10】试用2片4位二进制计数器74LS160采用清零法和置数法分别实现31进制加法计数器。

解：答案略。

【7-9】图7.9为由集成异步计数器74LS90、74LS93构成的电路，试分别说明它 们是多少进制的计数器。

Q Q C Q DQ A B 74LS93CP ACP B PC R 0(1)R 0(2)Q Q C Q DQ A B 74LS90CP A CP BPC R 0(1)R 0(2)S 0(1)S 0(2)(a) (b)(c)图7.9解：图(a)，状态转换顺序[Q D Q C Q B ]=0→1→2→0，是3进制计数器； 图(b)，状态转换顺序[Q D Q C Q B ]=0→1→2→3→0，是4进制计数器； 图(c)，是37进制计数器。

【7-11】图7.12所示为一个可变进制计数器。

其中74LS138为3线/8线译码器，当S 1=1且032==S S 时，进行译码操作，即当A 2A 1A 0从000到111变化时，71~Y Y 依次被选中而输出低电平。

74LS153为四选一数据选择器。

试问当MN 为各种不同取值时，可组成几种不同进制的计数器？简述理由。

Y 0Y 1Y 2Y 3Y 4Y 5Y 6Y 7E 3E 2E 1B 0B 1B 2D 0D 1D 2D 3A 0A 1SL 74LS13874LS1531J 1K C11J 1K C11J 1K C11J 1KC1CP1Q 1Q 2Q 3Q 4RRRR图7.11解：4个JK 触发器构成二进制加法计数器，当计数到 [Q 4Q 3Q 2Q 1]=10000时，74LS138满足使能条件，对[Q 3Q 2Q 1]的状态进行译码，译码器的输出Y 经过4选1数据选择器74LS153，在[MN ]的控制下，被选中的Y 信号，以低电平的形式对计数器清零。

不同的[MN ]即可改变图7.11所示电路的计数进制，具体见下表。

第8章存储器【8-1】填空1．按构成材料的不同，存储器可分为磁芯和半导体存储器两种。

磁芯存储器利用来存储数据；而半导体存储器利用来存储数据。

两者相比，前者一般容量较；而后者具有速度的特点。

2．半导体存储器按功能分有和两种。

3．ROM主要由和两部分组成。

按照工作方式的不同进行分类，ROM可分为、和三种。

4．某EPROM有8条数据线，13条地址线，则存储容量为。

5．DRAM 速度SRAM，集成度SRAM。

6．DRAM是RAM，工作时（需要，不需要）刷新电路；SRAM是RAM，工作时（需要，不需要）刷新电路。

7. FIFO的中文含义是。

解：1．正负剩磁，器件的开关状态，大，快。

2．ROM，RAM。

3．地址译码器，存储矩阵，固定内容的ROM 、PROM，EPROM三种。

4．213×8。

5．低于，高于。

6．动态，需要；静态，不需要。

7．先进先出数据存储器。

【8-2】图8.2是16×4位ROM，A3A2A1A0为地址输入，D3D2D1D0为数据输出，试分别写出D3、D2、D1和D0的逻辑表达式。

AAAA3 2 1 0图8.2解：⎪⎪⎪⎩⎪⎪⎪⎨⎧∑=⋅=∑==)m(0,5,9,13312,15)m(3,6,9,12100D A A D D A D【8-3】用16×4位ROM 做成两个两位二进制数相乘（A 1A 0×B 1B 0）的运算器，列出真值表，画出存储矩阵的阵列图。

解：图8.3【8-4】由一个三位二进制加法计数器和一个ROM 构成的电路如图8.4(a)所示 1．写出输出F 1、F 2和F 3的表达式；2．画出CP 作用下F 1、F 2和F 3的波形（计数器的初态为”0“）·CPQ 2Q 1Q 0F 1 F F 3F 1F 2F 3计数器地址译码器CP(a) (b)图8.4解：1． ⎪⎪⎩⎪⎪⎨⎧⋅=⋅⋅+⋅+⋅⋅=⋅+⋅+⋅=013012012012201212011Q Q F Q Q Q Q Q Q Q Q Q F Q Q Q Q Q Q Q F2．CP F1F2F3图8.4（b ）【8-5】用ROM 实现全加器。

解：0m 1m 2m 3m 4m 5m 6m 7m图8.5第9章 可编程逻辑器件及Verilog 语言【9-1】简述CPLD 与FPGA 的结构特点？ 解：CPLD 采用了与或逻辑阵列加上输出逻辑单元的结构形式；而FPGA 的电路结构由若干独立的可编程逻辑模块组成，用户可以通过编程将这些模块连接成所需要的数字系统。

CPLD 属于粗粒结构，FPGA 属于细粒结构。

CPLD 是基于乘积项的可编程结构，而在FPGA 中，其基本逻辑单元LE 是由可编程的查找表（LUT ，Look-Up Table ）构成的， LUT 本质上就是一个RAM 。

【9-2】简述手工设计与PLD 设计的流程？ 解：答：手工设计：第一步，设计电路，画出逻辑图；第二步，选择逻辑元器件。