-第一章1．按规模划分，集成电路的发展已经经历了哪几代它的发展遵循了一条业界著名的定律，请说出是什么定律晶体管-分立元件-SSI-MSI-LSI-VLSI-ULSI-GSI-SOC。

MOORE定律2．什么是无生产线集成电路设计列出无生产线集成电路设计的特点和环境。

拥有设计人才和技术，但不拥有生产线。

特点：电路设计，工艺制造，封装分立运行。

环境：IC产业生产能力剩余，人们需要更多的功能芯片设计3．多项目晶圆（MPW）技术的特点是什么对发展集成电路设计有什么意义MPW：把几到几十种工艺上兼容的芯片拼装到一个宏芯片上，然后以步行的方式排列到一到多个晶圆上。

意义：降低成本。

4．集成电路设计需要哪四个方面的知识[系统，电路，工具，工艺方面的知识第二章1．为什么硅材料在集成电路技术中起着举足轻重的作用原材料来源丰富，技术成熟，硅基产品价格低廉2．GaAs和InP材料各有哪些特点P10,113．怎样的条件下金属与半导体形成欧姆接触怎样的条件下金属与半导体形成肖特基接触接触区半导体重掺杂可实现欧姆接触，金属与掺杂半导体接触形成肖特基接触`4．说出多晶硅在CMOS工艺中的作用。

P135．列出你知道的异质半导体材料系统。

GaAs/AlGaAs, InP/ InGaAs, Si/SiGe,6．SOI材料是怎样形成的，有什么特点SOI绝缘体上硅，可以通过氧隔离或者晶片粘结技术完成。

特点：电极与衬底之间寄生电容大大减少，器件速度更快，功率更低7. 肖特基接触和欧姆型接触各有什么特点肖特基接触：阻挡层具有类似PN结的伏安特性。

欧姆型接触：载流子可以容易地利用量子遂穿效应相应自由传输。

8. 简述双极型晶体管和MOS晶体管的工作原理。

P19,21！第三章1．写出晶体外延的意义，列出三种外延生长方法，并比较各自的优缺点。

意义：用同质材料形成具有不同掺杂种类及浓度而具有不同性能的晶体层。

外延方法:液态生长，气相外延生长，金属有机物气相外延生长2．写出掩膜在IC制造过程中的作用，比较整版掩膜和单片掩膜的区别，列举三种掩膜的制造方法。

P28,293．写出光刻的作用，光刻有哪两种曝光方式 作用：把掩膜上的图形转换成晶圆上的器件结构。

曝光方式有接触与非接触两种。

4．X 射线制版和直接电子束直写技术替代光刻技术有什么优缺点X 射线（X-ray ）具有比可见光短得多的波长，可用来制作更高分辨率的掩膜版。

电子束扫描法，，由于高速电子的波长很短，分辨率很高 5． ） 6． 说出半导体工艺中掺杂的作用，举出两种掺杂方法，并比较其优缺点。

热扩散掺杂和离子注入法。

与热扩散相比，离子注入法的优点如下：1.掺杂的过程可通过调整杂质剂量与能量来精确控制杂质分布。

2.可进行小剂量的掺杂。

3.可进行极小深度的掺杂。

4.较低的工业温度，故光刻胶可用作掩膜。

5.可供掺杂的离子种类较多，离子注入法也可用于制作隔离岛。

缺点：价格昂贵，大剂量注入时，半导体晶格会遭到严重破坏且难以恢复6．列出干法和湿法氧化法形成SiO 2的化学反应式。

干氧湿氧第四章1．Si 工艺和GaAs 工艺都有哪些晶体管结构和电路形式 见表2．比较CMOS 工艺和GaAs 工艺的特点。

、CMOS 工艺技术成熟，功耗低。

GaAs 工艺技术不成熟，工作频率高。

3. 什么是MOS 工艺的特征尺寸工艺可以实现的平面结构的最小宽度，通常指最小栅长。

4. 为什么硅栅工艺取代铝栅工艺成为CMOS 工艺的主流技术铝栅工艺缺点是，制造源漏极与制造栅极需要两次掩膜步骤（MASK STEP ），不容易对齐。

硅栅工艺的优点是：自对准的，它无需重叠设计，减小了电容，提高了速度，增加了电路的稳定性。

5. 为什么在栅长相同的情况下NMOS 管速度要高于PMOS 管 因为电子的迁移率大于空穴的迁移率 6．简述CMOS 工艺的基本工艺流程。

（7．常规N-Well CMOS 工艺需要哪几层掩膜每层掩膜分别有什么作用 P50表第五章1． 说出MOSFET 的基本结构。

MOSFET 由两个PN 结和一个MOS 电容组成。

2． 写出MOSFET 的基本电流方程。

])[(221DS DS T GS l w t V V V V oxOX --•μξ 3． MOSFET 的饱和电流取决于哪些参数<饱和电流取决于栅极宽度W ，栅极长度L ，栅-源之间压降GS V ，阈值电压T V ，氧化层厚22SiO O Si →+22222H SiO O H Si +→+度OX t ，氧化层介电常数OX4． 为什么说MOSFET 是平方率器件因为MOSFET 的饱和电流具有平方特性5． 什么是MOSFET 的阈值电压它受哪些因素影响阈值电压就是将栅极下面的Si 表面从P 型Si 变成N 型Si 所必要的电压。

影响它的因素有4个：材料的功函数之差，SiO2层中可以移动的正离子的影响，氧化层中固定电荷的影响，界面势阱的影响 6． 什么是MOS 器件的体效应由于衬底与源端未连接在一起，而引起的阈值电压的变化叫做体效应。

7． 说明L 、W 对MOSFET 的速度、功耗、驱动能力的影响。

$ P70，718． MOSFET 按比例收缩后对器件特性有什么影响DSI 不变，器件占用面积减少，提高电路集成度，减少功耗9． MOSFET 存在哪些二阶效应分别是由什么原因引起的沟道长度调制效应，体效应，亚阈值效应10．说明MOSFET 噪声的来源、成因及减小的方法。

噪声来源：热噪声和闪烁噪声。

热噪声是由沟道内载流子的无规则热运动造成的，可通过增加MOS 管的栅宽和偏置电流减少热噪声。

闪烁噪声是由沟道处二氧化硅与硅界面上电子的充放电引起的，增加栅长栅宽可降低闪烁噪声。

第六章$1．芯片电容有几种实现结构① 利用二极管和三极管的结电容； ② 叉指金属结构；③ 金属-绝缘体-金属（MIM ）结构；④ 多晶硅/金属-绝缘体-多晶硅结构。

2．采用半导体材料实现电阻要注意哪些问题精度、温度系数、寄生参数、尺寸、承受功耗以及匹配等方面问题 | 3．画出电阻的高频等效电路。

4．芯片电感有几种实现结构(1)集总电感集总电感可以有下列两种形式:①匝线圈;②-③圆形、方形或其他螺旋形多匝线圈;(2)传输线电感5．微波集成电路设计中，场效应晶体管的栅极常常通过一段传输线接偏置电压。

试解释其作用。

阻抗匹配6．微带线传播TEM波的条件是什么(7．在芯片上设计微带线时，如何考虑信号完整性问题为了保证模型的精确度和信号的完整性，需要对互连线的版图结构加以约束和进行规整。

为了减少信号或电源引起的损耗以及为了减少芯片面积，大多数连线应该尽量短。

应注意微带线的趋肤效应和寄生参数。

在长信号线上，分布电阻电容带来延迟；而在微带线长距离并行或不同层导线交叉时，要考虑相互串扰问题。

8．列出共面波导的特点。

CPW 的优点是：①工艺简单，费用低，因为所有接地线均在上表面而不需接触孔。

②:③在相邻的CPW 之间有更好的屏蔽，因此有更高的集成度和更小的芯片尺寸。

④比金属孔有更低的接地电感。

⑤低的阻抗和速度色散。

CPW 的缺点是：①衰减相对高一些，在50 GHz 时，CPW 的衰减是 dB/mm；④由于厚的介质层，导热能力差，不利于大功率放大器的实现。

*第七章1. 集成电路电路级模拟的标准工具是什么软件, 能进行何种性能分析集成电路电路级模拟的标准工具是SPICE可以进行：（1）直流工作点分析（2）直流扫描分析（3）小信号传输函数（4）\（5）交流特性分析（6）直流或小信号交流灵敏度分析（7）噪声分析（8）瞬态特性分析（9）傅里叶分析（10）失真分析（11）零极点分析：2. 写出MOS的SPICE元件输入格式与模型输入格式。

元件输入格式：M<编号> <漏极结点> <栅极结点> <源极结点> <衬底结点> <模型名称> <宽W> <长L> （<插指数M>）例如：M1 out in 0 0 nmos W= L= M=2模型输入格式：.Model <模型名称> <模型类型> <模型参数>……例如：:.MODEL NMOS NMOS LEVEL=2 LD= TOX= VTO= KP=+NSUB=+15 GAMMA= PHI= U0=656 UEXP= UCRIT=31444+DELTA= VMAX=55261 XJ= LAMBDA= NFS=1E+12 NEFF=+NSS=1E+11 TPG= RSH= PB=+CGDO= CGSO= CJ= MJ= CJSW= MJSW=其中，+为SPICE语法，表示续行。

3. 用SPICE程序仿真出MOS管的输出特性曲线。

?.title CH6-3.include “”M1 2 1 0 0 nmos w=5u l=Vds 2 0 5Vgs 1 0 1.dc vds 0 5 vgs 1 5 1.print dc v(2) i(vds).end~4. 构思一个基本电路如一个放大器,画出电路图,编写SPICE输入文件,执行分析,观察结果。

.title CH6-4.include “”.global vddM1 out in 0 0 nmos w=5u l=M2 out in vdd vdd pmos w=5u l=·Vcc vdd 0 5Vin in 0 sin(0 1 10G 1ps 0).trans 4u.print trans v(out).end第八章》1．说明版图与电路图的关系。

版图（Layout）是集成电路设计者将设计、模拟和优化后的电路转化成为一系列的几何图形，它包含了集成电路尺寸、各层拓扑定义等器件相关的物理信息数据。

版图与电路图是一一对应的，包括元件对应以及结点连线对应。

2．说明版图层、掩膜层与工序的关系。

集成电路制造厂家根据版图中集成电路尺寸、各层拓扑定义等器件相关的物理信息数据来制造掩膜。

根据复杂程度，不同工艺需要的一套掩膜可能有几层到十几层。

一层掩膜对应于一种工艺制造中的一道或数道工序。

掩膜上的图形决定着芯片上器件或连接物理层的尺寸。

因此版图上的几何图形尺寸与芯片上物理层尺寸直接相关。

3．说明设计规则与工艺制造的关系。

由于器件的物理特性和工艺限制，芯片上物理层的尺寸对版图的设计有着特定的规则，这些规则是各集成电路制造厂家根据本身的工艺特点和技术水平而制定的。

因此不同的工艺，就有不同的设计规则。

；4．设计规则主要包括哪几种几何关系设计规则主要包括各层的最小宽度、层与层之间的最小间距以及最小交叠等。

5．给出版图设计中的图元（Instance）与电路中的元件（Element）概念的区别。