在掌握常用数字电路功能和原理的基础上，根据EDA技术课程所学知识，利用硬件描述语言Verilog HDL、EDA软件Quartus II和硬件平台Cyclone/Cyclone II FPGA进行电路系统的设计。
本次实验我完成的内容是简单计算器的设计，下面我简单的进行一下原理的阐述。
设计一个简单计算器，输入为8位二进制数，分别用两位数码管显示，输出的计算结果为16位二进制数，并用四位数码管显示，能够实现+、-、 *、/ 四种运算，其中除法的结果显示分为商和余数两部分，分别用两位数码管显示。
为了完成要求的效果显示，我先设计了一个简单的四则运算器，为了使其结果能清楚的看到，所以计算器模块和一个7段数码管模块连接。
实验要求，输入分别用两位数码管显示，输出用四位数码管显示，所以用一个3—8译码器和数码管连接，通过开关控制，形成动态显示。
从左向右，依次是第一位数码管显示a的高四位，第二位数码管显示a的低四位；第三位数码管显示b的高四位，第四位数码管显示b的低四位；第五位数码管到第八位数码管显示输出的结果。
通过改变时钟，使其看起来像同时显示在数码管上。
设计流程如下图，分别用两个数码管表示八位二进制数，用一个case 语句表示输入数值采用哪种运算方式，分别用00，01，10，11表示加，减，乘，除。
用3—8译码器选择从哪个数码管输出。
硬件流程图输出结果 A. B 的显示软件流程图LED 灯接线部分显示：中心控制 复位编码 数码管输出输入A 输入B 运算选择C 输出out L E D 8 L E D 7 L E D 6 L E D 5 L E D 4 L E D 3 L E D 2 L E D 1第三章程序简单计算器的程序如下：module jsq9(a,b,c,Dout,count,clk,rst);input[7:0]a,b;input clk,rst;input[1:0]c;output[6:0]Dout;output [2:0]count;reg[6:0]Dout;reg[2:0]count;reg[15:0]out;reg[6:0] LED7S1,LED7S2,LED7S3,LED7S4, LED7S5,LED7S6,LED7S7,LED7S8; DECL7S u1(.A(a[7:4]) , .LED7S(LED7S1));DECL7S u2(.A(a[3:0]) , .LED7S(LED7S2));DECL7S u3(.A(b[7:4]) , .LED7S(LED7S3));DECL7S u4(.A(b[3:0]) , .LED7S(LED7S4));DECL7S u5(.A(out[15:12]) , .LED7S(LED7S5));DECL7S u6(.A(out[11:8]) , .LED7S(LED7S6));DECL7S u7(.A(out[7:4]) , .LED7S(LED7S7));DECL7S u8(.A(out[3:0]) , .LED7S(LED7S8));reg[7:0]out1,out2;always@(a,b,c,Dout,count,clk,rst)case(c)2'b00:out=a+b;2'b01:out=a-b;2'b10:out=a*b;2'b11:beginout1=a/b;out2=a%b;out={out1,out2};enddefault:;endcasealways@(posedge clk or negedge rst)beginif(!rst)count<=3'b000;else if(count==3'b111)count<=3'b000;elsecount<=count+3'b001;endalways@(posedge clk)begincase(count)3'b000: Dout<=LED7S1;3'b001:Dout<=LED7S2;3'b010:Dout<=LED7S3;3'b011:Dout<=LED7S4;3'b100: Dout<=LED7S5;3'b101:Dout<=LED7S6;3'b110:Dout<=LED7S7;3'b111:Dout<=LED7S8;endcaseendendmodulemodule DECL7S (A, LED7S);input [3:0] A;output [6:0] LED7S;reg [6:0] LED7S;always @(A)begincase(A)4'b0000 : LED7S<=7'b0111111; 4'b0001: LED7S <= 7'b0000110 ; 4'b0010: LED7S <= 7'b1011011; 4'b0011: LED7S <= 7'b1001111; 4'b0100: LED7S <= 7'b1100110 ; 4'b0101: LED7S <= 7'b1101101; 4'b0110: LED7S <= 7'b1111101 ; 4'b0111: LED7S <= 7'b0000111 ; 4'b1000: LED7S <= 7'b1111111 ; 4'b1001: LED7S <= 7'b1101111 ; 4'b1010: LED7S <= 7'b1110111 ; 4'b1011: LED7S <= 7'b1111100 ; 4'b1100: LED7S <= 7'b0111001 ;4'b1101: LED7S <= 7'b1011110 ; 4'b1110: LED7S <= 7'b1111001 ; 4'b1111: LED7S <= 7'b1110001 ; endcaseendendmodule第四章模块连接在本程序中，共由三个模块组成，第一个模块是一个四选一多路器其仿真图为：第二个模块是7段数码管显示程序如下module DECL7S (A, LED7S);input [3:0] A;output [6:0] LED7S;reg [6:0] LED7S;always @(A)begincase(A)4'b0000 : LED7S<=7'b0111111;4'b0001: LED7S <= 7'b0000110 ;4'b0010: LED7S <= 7'b1011011;4'b0011: LED7S <= 7'b1001111;4'b0100: LED7S <= 7'b1100110 ;4'b0101: LED7S <= 7'b1101101;4'b0110: LED7S <= 7'b1111101 ;4'b0111: LED7S <= 7'b0000111 ;4'b1000: LED7S <= 7'b1111111 ;4'b1001: LED7S <= 7'b1101111 ;4'b1010: LED7S <= 7'b1110111 ;4'b1011: LED7S <= 7'b1111100 ;4'b1100: LED7S <= 7'b0111001 ;4'b1101: LED7S <= 7'b1011110 ;4'b1110: LED7S <= 7'b1111001 ;4'b1111: LED7S <= 7'b1110001 ;endcaseendendmodule仿真图如下：把这个两个模块用一个3—8译码器进行连接，使其达到实验的要求。
第五章调试及仿真结果仿真时序图如下：设计一个四选一多路器，当c为00时，为加法，c为01时，为减法；c为10时，为乘法；c为11时，为除法。
如图，在rst为低电平时，输出延迟，当rst为高电平后，在clk上升沿时，a为00000000，b 为00000000，c为00，数码管1表示a的高四位，数码管2表示a的低四位，数码管3表示b的高四位，数码管4表示b的低四位，数码管5到数码管8表示输出Dout。
依次类推，可以看出，仿真出来的时序图是正确的。
第六章设计过程中出现问题首先我的考虑是如何用两个数码管表示一个八位的二进制数，我想应该把八位二进制转化为十六进制，这样就可以在数码管上显示，其次，在电路箱中，不能同时显示八位数码管，必须用一个译码器设计成扫描电路，让实验结果能清晰的显示出来。
再次，是加入一个二输入一输出的选择编码器，将四个显示模块分别编码为：00，01，10，11。
可是在往常实验过程中这两个输入端都是运用手动按键进行控制的，而本次试验需要的是自动顺序循环显示四个模式。
由于设计思路简单，程序比较清晰。
但时序仿真电路中，仿真出的时序图并不是很明显，所以，我改变了rst的时序波形，并把啊，a，b输出，用8位二进制表示出来，在定义引脚时，把右侧四个数码管分别表示a，b，左侧表示输出，让结果看起来明显些。
在试验箱上搭接完电路，进行下载，led显示模块初步完成了设计的要求。
通过手动输入a，b和c，实验结果正确。
设计过程中最大的困难就是写程序，查阅了很多资料，求助于同学，在电脑上不停的修改，最后终于把正确的程序写了出来。
但是过长的编译时间，在设计过程中使得解决故障的环节非常令人头痛。
会出现如下三个问题：①有时候故障很难定位，只知道哪个模块出错，很难定位到具体的信号上，给抓信号带来麻烦。
如果故障定位不准确，漏抓了关键信号，则需要重新添加信号、编译版本并再次上板定位故障，浪费时间。
②故障定位后，修改代码还需要再编译一次产生新版本的下载文件，修改后若还有问题则要重复这一过程，这样从故障定位到修改完成需要很多次编译。
③上板重新进行验证时，如果这个bug的出现的几率很小，短时间内不再复现，并不能说明在极端情况下的故障真的被解决了。