（2）用VHDL描述异步复位信号
异步复位信号描述1
（2）用VHDL描述异步复位信号
（2）用VHDL描述同步复位信号
程序说明： 1.本例为一个五进制减一计数器。 2.程序执行过程：如果复位信号reset=‘0’时， 计数器的初始状态等于零。而与时钟是否处在上 升沿无关。 3.而计数状态变化只能在时钟上升沿有效时才能 执行。
寄存器就是一组可储存二进制数的触 发器，每个触发器都可储存一位二进 制数。
6.8 基本数码寄存器
数据寄存器：当时钟有效边沿到达时， 一组触发器的输入端同时移入各触发 器的输出端，时钟撤销后各触发器的 输出不变，直到下一个有效边沿到来 时输入端数据才会有变化。
移位寄存器：具有移位功能的寄存器。
基本计数器
基本计数器
同步清零的计数器
同步清零的计数器
同步清零的可逆计数器
同步清零的可逆计数器
同步预置数的计数器
同步预置数的计数器
clk clr load en din Q
带进制的计数器
带进制的计数器
6.8 基本数码寄存器
数字系统中，经常要用到可以存放二 进制数据的部件，这种部件称为数据 寄存器。
（1）用VHDL描述同步复位信号
同步复位信Leabharlann 描述2（1）用VHDL描述同步复位信号
（1）用VHDL描述同步复位信号
程序说明： 1.本例为一个五进制减一计数器。 2.程序中使用了count<=count-1语句执行 减一计数操作，而信号count为STD_LOGIC 类型，所以程序调用了 STD_LOGIC_UNSIGNED程序包，该程序包 中定义了STD_LOGIC类型数据与整数相加减 的操作。
6.6 JK触发器
6.6 JK触发器
6.7 计数器
数字系统中经常需要对脉冲的个数进 行计数，以实现数字测量、状态控制 和数据运算等。
计数器就是完成这一功能的逻辑器件， 常用于数/模转换、计时、频率测量 等。
6.7 计数器
计数器按照工作原理和使用情况可分 为很多种类，如基本计数器、带清零 端的计数器、能并行预加载初值的计 数器、各种进制的计数器等。
2.使用Wait Until语句后，不必列出敏感信号。
（2）时钟信号不出现在敏感信号中
时钟信号描述6
（2）时钟信号不出现在敏感信号中
6.2 用VHDL描述复位信号的方 法
• 在时序逻辑电路中，初始状态应由复位信 号来设置，根据复位信号对电路复位的操 作不同，可分为同步复位和异步复位。
（1）用VHDL描述同步复位信号
6.4 D触发器
6.4 D触发器
6.4 D触发器
6.4 D触发器
说明：程序用if语句描述D触发器， 如果复位信号reset=‘1’，置位信 号set=‘0’，则触发器被清0；如 果reset=‘0’，置位信号 set=‘1’，则触发器被置1；如果 时钟上升沿到来，触发器更换新的数 据。
6.5 T触发器
时钟信号描述2
（1）时钟信号出现在敏感信号中
时钟信号描述3
（1）时钟信号出现在敏感信号中
（1）时钟信号出现在敏感信号中
程序说明：
1.rising_edge(clk)语句描述的是时钟上升沿， 用此语句描述时钟上升沿，clk数据类型必须 是STD_LOGIC数据类型。
2.在STD_LOGIC_1164程序包中定义了函数 rising_egde。
6.3 RS触发器
qb
q
&
&
a
b
r
s
6.3 RS触发器
6.3 RS触发器
6.3 RS触发器
说明：q和qb定义为buffer类型，而非out 类型。如果定义为out类型，就不能直接反 馈到另一边的输入端；而定义为buffer型端 口的信号可再次返回到设计实体本身结构体 内作为另一边的输入信号使用。
第6章 时序逻辑电路设计
6.1 用VHDL描述时钟信号的方法 6.2 用VHDL描述复位信号的方法 6.3 RS触发器 6.4 D触发器 6.5 T触发器 6.6 JK触发器 6.7 计数器
第6章 时序逻辑电路设计
6.8 基本数码寄存器 6.9 串入/串出移位寄存器 6.10 同步预置数串行输出移位寄存器 6.11 循环移位寄存器 6.12 6位双向移位寄存器 6.13 状态机
6.1 用VHDL描述时钟信号的方 法
• 在时序逻辑电路中，使输出信号发生变化 的推动因素就是时钟信号，所以在时序逻 辑电路中，时钟信号显得尤为重要，因此 在用VHDL描述时序逻辑电路时，必须要对 时钟信号进行描述。
（1）时钟信号出现在敏感信号中
时钟信号描述1
（1）时钟信号出现在敏感信号中
（1）时钟信号出现在敏感信号中
同步复位信号描述1
（1）用VHDL描述同步复位信号
（1）用VHDL描述同步复位信号
程序说明： 1.本例为一个五进制减一计数器。 2.程序执行过程：如果时钟上升沿有效，复位信 号reset=‘0’时，计数器的初始状态等于零。 也即只有时钟信号上升沿有效时，同步复位才能 执行。 3.计数状态变化也只能在时钟上升沿有效时才能 执行。
（1）时钟信号出现在敏感信号中
时钟信号描述4
（2）时钟信号不出现在敏感信号中
时钟信号描述5
（2）时钟信号不出现在敏感信号中
（2）时钟信号不出现在敏感信号中
程序说明：
1.程序利用Wait Until语句来描述时钟上升沿， 其含义是clk当前的值不是‘1’，则保持输出 的原值不变，直到clk变为‘1’时，对q重新 赋值更新。
在计数器中，常常会用到T触发器和 T’触发器，而集成触发器产品中并 没有这两种类型的电路，它们主要是 用来简化集成计数器的逻辑电路。
T触发器是指根据T端输入信号的不 同，在时钟脉冲CP作用下具有翻转 和保持功能的电路。
6.5 T触发器
方法一
6.5 T触发器
方法二
6.5 T触发器
6.6 JK触发器
（2）用VHDL描述异步复位信号
异步复位信号描述2
（2）用VHDL描述异步复位信号
（2）用VHDL描述同步复位信号
程序说明： 1.本例为一个五进制减一计数器。 2.程序执行过程：如果复位信号reset=‘0’时， 计数器的初始状态等于零。而与时钟是否处在上 升沿无关。 3.而计数状态变化只能在时钟上升沿有效时才能 执行。