课程设计说明书题目EDA技术与应用系(部)专业(班级)姓名学号指导教师起止日期EDA技术课程设计任务书系（部）：专业：指导教师：目录引言 (5)一、绪论 (5)1.1 FPGA概况 (5)1.2 此课题的研究意义 (6)二、矩阵键盘接口电路的原理与总体设计 (6)2.1 矩阵键盘接口电路的原理 (6)2.2 总体设计 (8)三、各模块的设计及仿真 (8)3.1 键盘扫描电路 (8)3.2 键盘译码电路和按键标志位产生电路 (11)3.3 时钟产生模块 (16)3.4 键盘接口电路顶层电路实现 (18)四、硬件测试 (19)五、实验设备 (19)六、总结 (20)参考文献 (20)矩阵键盘键信号检测电路设计引言人类文明已进入到高度发达的信息化社会。
信息化社会的发展离不开电子信息产品开发技术、产品品质的提高和进步。
电子信息产品随着科学技术的进步，其电子器件和设计方法更新换代的速度日新月异。
实现这种进步的主要原因就是电子设计技术和电子制造技术的发展，其核心就是电子设计自动化（EDA，Electronic Design Automation）技术，EDA技术的发展和推广应用又极大地推动了电子信息产业的发展。
为保证电子系统设计的速度和质量，适应“第一时间推出产品”的设计要求，EDA技术正逐渐成为不可缺少的一项先进技术和重要工具。
目前，在国内电子技术教学和产业界的技术推广中已形成“EDA热”,完全可以说，掌握EDA技术是电子信息类专业学生、工程技术人员所必备的基本能力和技能。
此设计主要利用VHDL硬件描述语言在EDA平台Quartus II上设计一个4×4阵列键盘扫描电路，将行扫描信号输入阵列键盘，读取列信号的值，输出按键编码，从而判断出按键按下的位置。
并且进行模拟仿真，下载到EDA实验箱进行硬件验证。
一、绪论1.1 FPGA概况早期的可编程逻辑器件只有可编程只读存储器(PROM)、紫外线可擦除只读存储器(EPROM)和电可擦除只读存储器(E2PROM)三种。
由于结构的限制，它们只能完成简单的数字逻辑功能。
其后出现了一类结构上稍复杂的可编程芯片，即可编程逻辑器件(PLD)，它能够完成各种数字逻辑功能。
典型的PLD由一个“与”门和一个“或”门阵列组成，而任意一个组合逻辑都可以用“与—或”表达式来描述，所以PLD能以乘积和的形式完成大量的组合逻辑功能。
这一阶段的产品主要有PAL(可编程阵列逻辑)和GAL(通用阵列逻辑)。
PAL由一个可编程的“与”平面和一个固定的“或”平面构成，或门的输出可以通过触发器有选择地被置为寄存状态。
PAL器件是现场可编程的，它的实现工艺有反熔丝技术、EPROM技术和E2PROM技术。
还有一类结构更为灵活的逻辑器件是可编程逻辑阵列(PLA)，它也由一个“与”平面和一个“或”平面构成，但是这两个平面的连接关系是可编程的。
PLA器件既有现场可编程的，也有掩膜可编程的。
在PAL的基础上又发展了一种通用阵列逻辑(GAL、Generic ArrayLogic)，如GAL16V8、GAL22V10等。
它采用了EPROM工艺，实现了电可擦除、电可改写，其输出结构是可编程的逻辑宏单元，因而它的设计具有很强的灵活性，至今仍有许多人使用。
这些早期的PLD器件的一个共同特点是可以实现速度特性较好的逻辑功能，但其过于简单的结构也使它们只能实现规模较小的电路。
为了弥补这一缺陷，20世纪80年代中期，Altera和Xilinx分别推出了类似于PAL结构的扩展型CPLD(Complex Programmable Logic Dvice)和与标准门阵列类似的FPGA(FieldProgrammable Gate Array)，它们都具有体系结构和逻辑单元灵活、集成度高以及适用范围宽等特点。
这两种器件兼容了PLD和通用门阵列的优点，可实现较大规模的电路，编程也很灵活。
与门阵列等其他ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品不需测试、质量稳定以及可实时在线检验等优点，因此被广泛应用于产品的原型设计和产品生产（一般在10 000件以下）之中。
几乎所有应用门阵列、PLD和中小规模通用数字集成电路的场合均可应用FPGA和CPLD 器件。
1.2 此课题的研究意义近年来EDA技术在电子领域引发的技术革命，推动着电子技术的迅猛发展，为世人所瞩目，而FPGA 为代表的可编程逻辑器件的应用，更是受到业内人士的普遍关注。
伴随着大规模集成电路和计算机技术的高速发展，在设计工业自动化，仪器仪表，计算机设计与应用、通信、国防等领域的电子系统中，FPGA 技术的含量正以惊人的速度提升。
将尽可能大的完整的电子系统在单一FPGA芯片中实现已成为现实，电子类新技术项目的开发也更多地依赖于FPGA技术的应用。
作为FPGA研究课题之一的矩阵键盘控制接口电路的设计，在FPGA设计中是一个经常被提到的话题，就像是利用PFGA设计数字中一样，虽然简单，但是却是一个很有研究意义的话题，涉及到怎么样才能是FPGA资源更加充分利用，现在很多电子产品都涉及到按键，小的有独立按键，大的有N*N的矩阵键盘，独立按键由于案件的个数少，也就没必要考虑资源的利用问题了。
而矩阵键盘，由于按键多，对整个系统的影响大，所以肯定要考虑资源的利用问题，而且还要考虑一下电路里面的时序问题。
本次设计要求设计一个4*4矩阵键盘，也就是行为4，列为4，一共可以设计16个按键。
其中设计方法为：一般判断键盘中有没有按键按下是通过行线送入扫描信号，然后从列线中读取状态得到的，其方法是依次给行线送入低电平，检查列线的输入。
如果列线信号高电平，则代表低电平信号所在的行中无按键按下，反之，则有，则在低电平信号所在的行和出现低电平的交叉处有按键按下。
二、矩阵键盘接口电路的原理与总体设计2.1 矩阵键盘接口电路的原理在键盘中按键数量较多时，为了减少I/O口的占用，通常将按键排列成矩阵形式。
在矩阵式键盘中，每条水平线和垂直线在交叉处不直接连通，而是通过一个按键加以连接。
这样，一个端口就可以构成4*4=16个按键，比之直接将端口线用于键盘多出了一倍，而且线数越多，区别越明显，比如再多加一条线就可以构成20键的键盘，而直接用端口线则只能多出一键（9键）。
由此可见，在需要的键数比较多时，采用矩阵法来做键盘是合理的。
矩阵式结构的键盘显然比直接法要复杂一些，识别也要复杂一些，列线通过电阻接正电源，并将行线所接的FPGA的I/O口作为输出端，而列线所接的I/O口则作为输入。
这样，当按键没有按下时，所有的输出端都是高电平，代表无键按下。
行线输出是低电平，一旦有键按下，则输入线就会被拉低，这样，通过读入输入线的状态就可得知是否有键按下了。
行列式键盘的电路原理如图2.1.1所示：+5v+5V图2.1.1 行列式键盘的电路原理图设置扫描信号为keydrv3~keydrv0，列线按键输入信号keyin3~keyin0与按键位置的关系如表2.1.1所示：2.2总体设计本次设计在EDA开发平台QUARTUSⅡ9.0上利用VHDL语言设计矩阵键盘控制接口电路。
由行列式键盘原理就可以知道，要正确的完成键盘输入工作必须有按键扫描电路产生keydrv3~keydrv0信号，同时还必须有按键译码电路从keydrv3~keydrv0信号和keyin3~keyin0信号中译码出按键的值。
此外，一般还需要一个按键发生信号用于和其他模块接口，通知其他模块键盘上有按键动作发生，并可以从键盘上读取按键的键值。
由于各个模块需要的时钟频率是不一样的，因此时钟产生模块就是用于产生各个模块需要的时钟信号。
此课题的实验一共有三个模块，分别为：扫描电路模块、时钟产生模块、键盘译码电路和按键标志位产生电路。
扫描模块中是为了产生扫描信号，来利用扫描信号来扫描键盘中中是否有按键按下。
键盘译码电路和按键标志位产生电路是为了配合扫描模块来扫描电路中是否有按键按下，而且还要求它来产生按键标志信号，以便和外部电路握手。
时钟产生电路是为了产生不同频率的信号，来驱动上面两个电路的运转。
三、各模块的设计及仿真3.1 键盘扫描电路键盘扫描电路是用于产生keydrv3~keydrv0信号，其变化的顺序依次是1110---1101---1011---0111---……周而复始地扫描。
其停留在某个状态的时间大约为10ms。
更短的停留时间是没有必要的，因为人按键的时间大约为10ms，不可能有更快的按键动作发生；另外，更短的停留时间还容易采集到抖动信号，会干扰判断，而太长的停留时间则会使某些较快的按键东走丢失。
键盘扫描电路的外部接口电路如图3.1.1所示，其中clk_scan是周期为10ms的扫描时钟，keydrv 为输出到键盘的扫描信号，宽度为4位。
图3.1.1 键盘扫描电路的外部接口电路图其VHDL描述如下：LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY key_scan IS-- {{ALTERA_IO_BEGIN}} DO NOT REMOVE THIS LINE!PORT(clk_scan : IN STD_LOGIC; --扫描时钟，周期10mskeydrv : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) --输出扫描信号);-- {{ALTERA_IO_END}} DO NOT REMOVE THIS LINE!END key_scan;-- Architecture BodyARCHITECTURE key_scan_architecture OF key_scan ISCONSTANT s0 :STD_LOGIC_VECTOR (3 DOWNTO 0):="1110" ;--定义状态机编码CONSTANT s1 :STD_LOGIC_VECTOR (3 DOWNTO 0):="1101" ;CONSTANT s2 :STD_LOGIC_VECTOR (3 DOWNTO 0):="1011" ;CONSTANT s3 :STD_LOGIC_VECTOR (3 DOWNTO 0):="0111" ;SIGNAL present_state:STD_LOGIC_VECTOR(3 DOWNTO 0);--状态机现态SIGNAL next_state:STD_LOGIC_VECTOR(3 DOWNTO 0);--状态机次态BEGIN--状态更新进程PROCESS(clk_scan)BEGINIF(clk_scan'event and clk_scan='1') thenpresent_state<=next_state;END IF;END PROCESS;--状态译码PROCESS (present_state)BEGINCASE present_state ISWHEN s0=>next_state<=s1;WHEN s1=>next_state<=s2;WHEN s2=>next_state<=s3;WHEN s3=>next_state<=s0;--多余状态处理WHEN OTHERS=>next_state<=s0;END CASE;END PROCESS;--输出译码keydrv<=present_state;END key_scan_architecture;以上程序采用一个状态机来实现扫描电路。