快速通道（FastTrack）
由“行互连” “列互连” 组成，可预测延时性能。
输入输出单元（IOE）
每个IOE包含一个双向I/O缓冲器和一个输入输出寄存器，可被用 作输入输出或双向引脚
LAB输入信号
局部互连
控制信号
4
LE1
4
LE2
4
LE3
4
LE4
4
LE5
4
LE6
4
LE7
4
LE8
4
LE9
4
LE10
LUT链 和
图3.8 实例图 A,B,C,D由FPGA芯片的管脚输入后进入可编程连线，然后作为地 址线连到LUT，LUT中已经事先写入了所有可能的逻辑结果，通 过地址查找到相应的数据然后输出，这样组合逻辑就实现了，该 电路中D触发器是直接利用LUT后面D触发器来实现。时钟信号 CLK由I/O脚输入后进入芯片内部的时钟专用通道，直接连接到触 发器的时钟端。触发器的输出与I/O脚相连，把结果输出到芯片管 脚。这样FPGA就完成了图3.8所示电路的功能。（以上这些步骤都 是由软件自动完成的，不需要人为干预）
组成： 由组合电路和时序电路两部分组成
●一个四输入LUT（查找表）； 函数发生器
●一个可编程的具有同步使能的触发器；时序电路
●一个进位链； ●一个级连链；
寄存器打包:
提供LE之间非常快的进位功能 用于连接相邻的LE， 不占局部互连通道
可以连接同一LAB中 的所有LE和同一行 中的所有LAB
一个驱动局部互连
IOB为芯片内部逻辑和芯片外部的输入端/输出端提供接口，可编程为输 入、输出和双向I/O 3种方式。
(3)可编程内部连线PI
FPGA依靠对PI的编程，将各个CLB和IOB有效地组合起来，实现系统的 逻辑功能。
3.3.2 FPGA工作原理
大部分FPGA采用基于 SRAM的查找表逻辑形式结构, 就是用SRAM来构成逻辑函数 发生器。图3.6是一个4输入 FPGA查找表单元图，可以实 现4个输入变量的任意逻辑功 能。通常一个N个输入的查找 表，需要SRAM存储N个输入 构成的真值表，需要用2的N 次幂个位的SRAM单元，图3.7 是图3.6的FPGA查找表单元内 部结构。
FPGA结构与工作原理
3.3.1 FPGA结构
现场可编程门阵列(FPGA)的基本结构如图3.5所示，从图中可以看出， FPGA器件的内部结构为逻辑单元阵列(LCA)。LCA由3类可编程单元组成：周 边的可编程输入/输出模块IOB(Input/Output Block)、核心阵列是可配置逻辑块 CLB(Configurable Logic Block)、可编程内部连线PI(Programmable Interconnect)。 逻辑单元之间是互联阵列。这些资源可由用户编程。FPGA属于较高密度的 PLD器件。
LA LE
(4) I/O单元与专用输入端口
寄存器链
LE反馈信号连线
图2-37 Cyclone LAB结构
(2) 逻辑阵列LAB是由一系列的相邻LE构成的
图3-38FLEX10 K LAB 的结构图
பைடு நூலகம்
(3) 快速通道(FastTrack)
连续布线 ( Altera 基于查找表（LUT）的 FPGA )
连续布线 = 每次设计重复的可预测性和高性能
LE有两个驱动互连通道的输出信号
注
一个驱动行或列的快速通道互连
两个输出信号单独控制,可以用LUT驱动一个输出,寄存器驱动另一个, LUT 和寄存器可以作互不相关的功能,这一特性,称之为寄存器打包.
(1) 逻辑单元LE
图3-36 进位链连通LAB中的所有LE
快速加法器, 比较器和计数器
进位输入 (来自上一个逻辑单元)
进位输入 级联输入
数据1 数据2
数据3 数据4
查找表 (LUT)
进位链
级联链
D
Q
LE 输出
CLRN
Lab 控制 1 Lab 控制 2
Lab 控制 3 Lab 控制 4
清零和 预置逻辑
时钟选择
进位输出 级联输出
逻辑阵列（LAB） Logic Array Block 由一系列相邻的LE 构成。 每个Cyclone LAB含10个LE ，相连的进位链和极联链， LAB控制信号和 LAB局部互连,LUT链和寄存器链。
A1 B1
查找表 LUT
DFF
S1
进位链 LE1
A2 B2
查找表 LUT
DFF
S2
进位链 LE2
进位输出 (到 LAB中的下一个逻辑单元)
(1) 逻辑单元LE
图3-37 两种不同的级联方式
“与”级联链
“或”级联链
IN [3..0]
2.4 ns
LUT
LE
LE1
1
IN [3..0]
LUT
0.6 ns
LE2
(1)可编程逻辑块CLB
CLB是FPGA的基本逻辑单元，其内部又可以分为组合逻辑和寄存器两部 分。组合逻辑电路实际上是一个多变量输入的PROM阵列，可以实现多变量任 意函数；而寄存器电路是由多个触发器及可编程输入、输出和时钟端组成的。
在FPGA中，所有的逻辑功能都是在CLB中完成的。
图3.5 FPGA的基本结构 (2)可编程输入/输出模块IOB
概述
Altera的FLEX10K系列器件是一 款低成本高性价比的ＦＰＧＡ．
结构
●嵌入式阵列块（EAB） ●逻辑阵列块（LAB） ●快速通道（Fast Track）互联 ●I/O单元（IOE）
每个FPGA包含一个实现 存储和专用逻辑功能的嵌入 阵列和一个实现一般功能的 逻辑阵列.
逻辑单元（LE）
FPGA结构里最小的逻辑单元。
输入1
输入2
查找表
输入3
LUT
输出
输入4
图3.6 FPGA查找表单元
输入A
0
0
0
0
0
1
16×1 RAM
01 0
0
0
0
0
0
1
1
输入B
输入C 输入D 多路选择器
查找表 输出
图3.7 FPGA查找表单元内部结构
Xilinx的XC4000系列、Spartan系列、Altera的FLEX10K系列、 ACEX系列都采用SRAM查找表构成。现以图3.8这个电路的为例 来阐述查找表（Look Up Table :LUT)结构的FPGA逻辑实现原理。
LE2
IN [4..7]
LUT
IN [4..7]
LUT
16位地址译码速度可达 2.4 + 0.6x3=4.2 ns
IN [(4n-1)..4(n-1)]
LUT
LEn
LEn
IN [(4n-1)..4(n-1)]
LUT
图2-34 Cyclone LE结构图
(1) 逻辑单元LE
图3-35 LE(LC)结构图