CPLD数字钟实验报告
1clk 1qa 1qb 1qc 1qd 2qa 2qb 2qc 2qd
VCC
74160
LDN
A
B
QA
C
QB
D
QC
ENT
QD
2c lr
ENP
RCO
CLRN
2c lk
CLKLeabharlann inst1 COUNTER
1c lk
INPUT
VCC
OUTPUT
2qa
OUTPUT
2qb
OUTPUT
2qc
OUTPUT
2qd
1qc NAND2 2clr
引出端符号:
TC
进位输出端
CEP
计数控制端
Q0-Q3
输出端
CET
计数控制
CP
时钟输入端(上升沿有效)
/MR 异步清除输入端(低电平有效)
/PE
同步并行置入控制端(低电 平有效)
功能表:
说明: H-高电平 L-低电平 X-任意
(2)下面是用 74LSl60 构成的六十进制计数器和模块功能示意图:
VCC
DigitalClock24
1clk
1qa 1qb 1qc 1qd 2qa 2qb 2qc 2qd
ins t 1
运用层次设计 的思想新建原 理图,将刚才生 成的功能示意 图按左图方法 连接。
从左到右的 顺序依次为秒、 分、时。
(5)动态显示数码管点亮的控制模块。
如果要实现动态扫描,则需将数码管依次点亮,本人采取 JK 触发器的翻转
1qa 1qb 1qc 1qd
2clk
2qb NAND2 2clr
2qc inst5
OUTPUT
2qa
OUTPUT
2qb
OUTPUT
2qc
OUTPUT
2qd
NOT
inst7
OUTPUT
3clk
DigitalClock60
1clk 1qa 1qb 1qc 1qd 2qa 2qb 2qc 2qd 3clk
关键字:CPLD、数字钟、动态扫描、三态门
二、 实验目的
学会使用 Quartus Ⅱ这款 EDA 常用设计软件。 掌握在 Quartus Ⅱ中电路图的作法、仿真方法和作图技巧。 掌握 CPLD 实验箱的使用和电路的加载运行方法。 掌握动态扫描原理
三、 实验内容
(1)74LS160 的原理与功能 74LS160 为异步清零计数器,即 RD 端输入低电平,不受 CP 控制,输出端立
inst5
由于低位片可以自动清零,而高位片在 6 时则需要清零。因为清零时 6 的存 在非常短暂,故高位片的清零信号无法作为进位输出。
因此若需要进位信号则可以利用 QD 在清零前的高电平经过非门产生一个 上升沿输出。
下面是 74ls160 构成六十进制的波形图。
个位到 9 清零。
十位到 5 清零。
十位清零后产 生进位脉冲。
2qb inst7
ins t 6
(4)时、分、秒模块连接。
DigitalClock60
1clk
ins t 6
1qa 1qb 1qc 1qd 2qa 2qb 2qc 2qd 3clk
DigitalClock60
1clk
ins t 2
1qa 1qb 1qc 1qd 2qa 2qb 2qc 2qd 3clk
(3)用 74LSl60 构成的二十四进制计数器波形图如下:
从上面的图可以看出在计 24 个数之后,高低位同时清零。 因此这就需要低位片的清零端,也就是说在高位片清零的同时要给低位片清零, 而 60 进制的计数器高位清零时低位片无须清零。
所以低位片的 QC(4)和高位片的 QB(2)即可作为清零信号完成设计。
大的帮助。
XXXXXXXXXXXXXXXXXXX CPLD 实验报告
实验名称: 数字钟
姓名:
XXXXXX
班级:电子与电气 081
学号: 830702007
指导老师: XXXXXX
一、 实验摘要
数字钟用到了很多我们数字电路里所学的数电知识,例如各种逻辑门、译码 器、编码器、数据选择器、计数器、触发器等~。因此,做数字钟有着非常现实 的意义。本实验以 74LS160 作为计数芯片并以与非门芯片反馈辅助构成六十进制 和二十四进制。由于本实验采用的是动态扫描的方式循环点亮四个共阳数码管, 所以需要使用共阳显示译码器 74LS48,三态门芯片、四进制计数器以及二~四 译码器。
即全部为“0”,功能表第一行。74LS160 具有同步预置功能,在 RD 端无效时,LD 端输入低电平,在时钟共同作用下,CP 上跳后计数器状态等于预置输入 DCBA, 即所谓“同步”预置功能。 RD 和 LD 都无效,ET 或 EP 任意一个为低电平,计数 器处于保持功能,即输出状态不变。只有四个控制输入都为高电平,计数器实现 模 10 加法计数,Q3 Q2 Q1 Q0=1001 时,RCO=1
BIN
OE
LTN
OF
OG
inst8 BCD TO 7SEG
使用的集成译码器,它的功能是将四位二进制代码转换成显 示器所需要的七个字段信号。 功能表如下:
(7)将各模块组合
将完整的设计电路的输入、输出引脚接到 CPLD 实验箱对应引脚上,然后下载到 实验箱里并观察程序的运行状况。
四、 实验小结
通过本次实验对软件 EDA 软件有了进一步的了解,掌握在 Quartus Ⅱ中电路图的 作法、仿真方法和作图技巧。
刚开始在实现 60 进制计数器时,计数器清零时需要进位。因为数据瞬间被清零, 时间非常短暂,进位无法实现。编译完成后,画出的进位波形十分短暂,后来在老师 的指导下换了种进位方法,顺利的解决了问题。最后电路调试成功,但下载到器件时
又出现了问题,经过反复检查终于弄清了原来是器件的型号选择错误。 这次试验收获了很多,养成严谨以及对事物的细心观察的习惯,对问题的解决可以有很
74244
1GN 1A1 1Y1 1A2 1Y2 1A3 1Y3 1A4 1Y4
2GN 2A1 2Y1 2A2 2Y2
74248
A
RBON
B
OA
C
OB
D
OC
RBIN
OD
2A3 2Y3 2A4 2Y4
inst9 OCTAL BUF.
左图为译码器集成块,左侧输入右侧输出。 七段显示译码器 74ls248 是一种与共阴极数码管显示器配合
(6)数码管依次点亮、数据依次送出
使用扫描电路的 4 个输出即可将数码管依次点亮,但点亮数码管后要将对应
数据送出,可以是数据量(4 线)也可以是数码管的段码(7 线),考虑电路的复
杂性,我们将数据量输出,再用译码器译码并将输出接数码管。 右图为三态门集成块,左侧输入右侧输出。 它可以控制两组数据,使能端分别为 1GN、2GN。 当 1GN 为低电平时: 1A1,1A2,1A3,1A4 分别将数据转给 1Y1,1Y2,1Y3,1Y4。 当 2GN 为低电平时: 2A1,2A2,2A3,2A4 分别将数据转给 2Y1,2Y2,2Y3,2Y4。
1clk VCC
74160
LDN
A
B
QA
C
QB
D
QC
ENT
QD
ENP
RCO
CLRN
CLK
inst COUNTER
INPUT VCC
74160
LDN
A
B
QA
C
QB
D
QC
ENT
QD
2clr
ENP
RCO
CLRN
2clk
CLK
inst1 COUNTER
OUTPUT OUTPUT OUTPUT OUTPUT
NOT inst4
下面是用 74LSl60 构成的二十四进制计数器和模块功能示意图:
VCC 2clr
74160
LDN
A
B
QA
C
QB
D
QC
ENT
QD
ENP
RCO
CLRN
CLK inst COUNTER
OUTPUT
1qa
OUTPUT
1qb
OUTPUT
1qc
OUTPUT
1qd
NOT
2clk
inst4
DigitalClock24
来产生 4 进制计数即 00、01、10、11,然后使用 2-4 译码器 139 将这四种状态
依次输出为 1000、0100、0010、0001。
注:此处 139 输出加反向器是因为 139 输出为低电平有效,但是控制数码管的控 制需要高电平,因此需要用反向器。 扫描波形如下:
*“jishu”是 JK 触发器的输出,“yima”是 74ls139 对计数器输出的译码输出。