此上升沿使十位的74LS192(2)从0000开始计数，直到第100 个CP脉冲作用后，计数器由1001 1001恢复为0000 0000，完成 一次计数循环。
异步十进制计数器——74LS90集成计数器
▲ 逻辑符号 ▲ 74LS90功能表
复位/置位输入 RD1 1 1 × 0 × 0 × RD2 1 1 × × 0 × 0 S1 0 × 1 0 × × 0 S2 × 0 1 × 0 0 × 输 出
74LS90又称为二—五—十进制计数器。
5. 任意进制计数器
异步二-八-十六进制计数器 同步二进制计数器
同步十进制计数器
异步二-五-十进制计数器
利用已有的集成计数器构成任意进制计数器的方法 通常有三种:
（1）直接选用已有的计数器。 例如，欲构成十进制计数器，可直接选用十进制异步计数器74LS92。 （2）用两个模小的计数器串接 可以构成模为两者之积的计数器。例如，用模6和模10计数器串接起来， 可以构成模60计数器。
0000→0001→0010→0011→0100→0101·0110 RD
LD
由此可见，N进制计数器可以利 用在（N-1）时将 LD 变为 0 的方法 构成，这种方法称为反馈置0法。
当计数器计到6 时（状态6出现时间极 短），Q2和Q1均为1，使 RD为0，计数器立 即被强迫回到0状态，开始新的循环。
改进的模 6 计数器
图5.11（d）所示方法的缺点是工作不可靠。原因是在许多情况下，各触 发器的复位速度不一致，复位快的触发器复位后，立即将复位信号撤消，使 复位慢的触发器来不及复位，因而造成误动作。 改进的方法是加一个基本RS触发器，如图5.12（a）所示，工作波形见图 5.12（b）。当计数器计到 6 时，基本RS触发器置0，使 RD 端为0，该0一直持 续到下一个计数脉冲的下降沿到来为止。因此计数器能可靠置0。
各引脚功能符号的意义：
D0~D3：并行数据输入端 Q0~Q3：数据输出端 CU：加法计数脉冲输入端 CD：减法计数脉冲输入端 RD ：异步置 0 端（高电平有效） LD ：置数控制端（低电平有效）
C ：加法计数时，进位输出端（低电平有效） B ：减法计数时，借位输出端（低电平有效）
置 零
RD ：异步置 0 端。计数器复位。
同步二进制计数器——74LS161集成计数器
（1）各引脚功能符号的意义：
D0~D3：并行数据预置输入端 Q0~Q3：数据输出端 ET、EP：计数控制端 CP：时钟脉冲输入端（↑） C：进位端 RD ：异步清除控制端（低电平 有效） LD ：置数控制端（低电平有效）
（2）74LS161功能表
输 入 输 出
异步二进制计数器——74LS93集成计数器
74LS93是异步4位二进制加法计数器。
图5.6（b）
RD1、RD2为清零端，高电平有效。
二进制计数器：CP0作同步脉冲，FF0构成一个二进制计数器; 八进制计数器：CP1作同步脉冲，FF1、FF2、FF3构成模 8 计数器; 十六进制计数器： CP1端与Q0端在外部相连， 构成模16计数器。 74LS93又称为二—八—十六进制计数器。
CP0、 CP1：双时钟输入端
▲ 二—五—十进制计数器74LS90
二进制计数器：FF0构成一个二进制计数器; 五进制计数器：FF1、FF2、FF3构成模 5异步计数器（五进制计数器）; 8421码异步十进制计数器：时钟脉冲接CP0 ，CP1端与Q0端相连。 5421码异步十进制计数器：时钟脉冲接CP1 ，CP0端与Q3端相连。
（3）利用反馈法改变原有计数长度
这种方法是，当计数器计数到某一数值时，由电路产生的置位脉冲 或复位脉冲，加到计数器预置数控制端或各个触发器清零端，使计数器 恢复到起始状态，从而达到改变计数器模的目的。
74LS160 集成计数器
▲ 逻辑符号 ▲ 引脚功能说明
D0~D3：并行数据输入端 Q0~Q3：数据输出端 EP、ET：计数控制端 C：进位输出端 CP：时钟输入端 RD ：异步清除输入端 LD ：同步并行置入控制端
例3：反馈预置法
例4：反馈预置法例二
0100→0101→0110→0111→1000→1001 0011→0100→0101→0110→0111→1000
LD
LD
◆ 当计数器计到状态1001时，进位端 C 为1，经非门为0，置数 控制端 LD = 0 ,下一个时钟到来时，将D3 ~ D0 端的数据0100送 入计数器。此后又从0100开始计数一直计数到 1001，又重复上 述过程。这种方法称为反馈预置法。
▲ 表5.5
输 入
74LS160的功能表
D EP ET CP D0 D1 0 × × × × × × 1 0 × × ↑ d0 d1 1 1 1 1 ↑ × × 1 1 0 × × × × 1 1 × 0 × × ×
× × 0 d0 d2 d3 × × × × × ×
二进制、十进制和任意进制计数器。
▲ 根据计数过程中计数的增减不同又分为
加法计数、减法和可逆计数器。
3. 二进制计数器
三位二进制计数器
计数器的位数n：即由多少个触发器组成。（n）
计数器的模（计数容量）：最大所能计数的值 N=2n
若n=1，2，3…，则N=2，4，8…，相应的计数器称为模2计 数器，模4计数器和模8计数器。
图5.14
程序分频器
2. M / M+1分频器
M / M+1分频器在频率合成器中经常采用，它有两种工作模式，即M次 分频和M+1次分频模式。 ▲ SC=0时，M次分频； ▲ SC=1时，M+1次分频。
码组变换器 可控分频器
▲ SC=0时，码组转换器用作变补器； ▲ SC=1时，转换器用作变反器。
3. 计数器用于测量脉冲频率和周期
号
功
能
表 常 用 计 数 器
双十进制计数器 十进制计数器 十二分频计数器 4位二进制计数器 同步十进制计数器 4位二进制同步计数器（异步清除） 十进制同步计数器（同步清除） 4位二进制同步计数器（同步清除） 可预置十进制同步加 / 减计数器 可预置4位二进制同步加/减计数器 可预置十进制同步加 / 减计数器 可预置4位二进制同步加 / 减计数器 可预置十进制同步加/减计数器（双时钟） 可预置4位二进制同步加/减计数器（双时钟） 可预置十进制计数器 可预置二进制计数器 十进制计数器 4位二进制计数器 双4位十进制计数器 双4位二进制计数器（异步清除） 双4位十进制计数器 可预置十进制同步加/减计数器（三态） 可预置二进制同步加/减计数器（三态） 十进制同步加/减计数器 二进制同步加/减计数器 可预置十进制同步计数器/寄存器（直接清除、三态） 可预置二进制同步计数器/寄存器（直接清除、三态） 可预置十进制同步计数器/寄存器（同步清除、三态） 可预置二进制同步计数器/寄存器（同步清除、三态） 十进制同步加/减计数器（三态、直接清除） 二进制同步加/减计数器（三态、直接清除） 十进制同步加/减计数器（三态、同步清除） 二进制同步加/减计数器（三态、同步清除）
将多个74LS192级联可以构成高位计数器。 例如：用两个74LS192可以组成100进制计数器。
计数开始时，先在RD 端输入 一个正脉冲，此时两个计数器均 被置为 0 状态。此后在 LD 端输 入“1”，RD 端输入“0”，则计数 器处于计数状态。
在个位的74LS192(1)的CU 端 逐个输入计数脉冲CP，个位的 74LS192开始进行加法计数。在第 10个CP脉冲上升沿到来后，个位 74LS192的状态从1001→0000，同 时其进位输出 C 从0→1。
TX
待测脉冲周期为多少？
如何测得填充脉冲数？
求待测脉冲一个周期时间内通过的固定周期脉冲数——得到周期。
类型 计数器
型 7468 74LS90 74LS92 74LS93 74LS160 74LS161 74LS162 74LS163 74LS168 74LS169 74LS190 74LS191 74LS192 74LS193 74LS196 74LS197 74LS290 74LS293 74LS390 74LS393 74LS490 74LS568 74LS569 74LS668 74LS669 74LS690 74LS691 74LS692 74LS693 74LS696 74LS697 74LS698 74LS699
4. 十进制计数器
同步十进制计数器——74LS192集成计数器
▲ 74LS192功能表 ▲ 逻辑符号
输 入 输 出
LD RD CU CD D0 D1 D2 D3 Q0 Q1 Q2 Q3
0 0 × × d0 d1 1 0 ↑ 1 × × 1 0 1 ↑ × × 1 0 1 1 × × × 1 × × × × d2 × × × × d 3 d0 d1 d2 d 3 × 加 计 数 × 减 计 数 × 保 持 × 0 0 0 0
LD ：置数控制端（低电平有效） 。
1 CD为高电平，计数脉冲从CU端输入。
▲ 74LS192
1
1 0
:进位输出; B :借位输出。 C
CU为高电平，计数脉冲从CD端输入。
0
0 0 0
1
0 0 1
0
0 0 0
0
0 0 0
1
0 0 1
的 时 序 图 分 析
▲ 利用74LS192实现100进制计数器 (想一想)
（3）74LS161的功能与特点
◆ RD 、 LD 、ET和EP均为高电平时，计数器处于计数状态，每输 入一个 CP 脉冲，进行一次加法计数。
74LS161状态图
注
释
74LS161是典型的4位二进制同步加法 计数器，异步清除。同于74161。
请问它的模是几？
波形图
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