CMOS运算放大器版图设计毕业论文目录前言 (5)第1章绪论 (6)1.1 课题背景 (6)1.1.1 研究背景 (6)1.1.2研究容 (7)1.2 电路设计流程 (8)1.3 主要工作以及任务分配 (10)1.3.1主要工作 (10)1.3.2 任务分配 (10)第2章版图基础知识 (11)2.1 版图的设计简介 (11)2.1.1 版图的概念 (11)2.1.2 版图中层的意义 (11)2.2 CMOS工艺技术 (14)2.2.1概述 (14)2.2.2 CMOS工艺的一些主要步骤 (15)2.2.3 CMOS制造工艺的基本流程 (16)2.3 设计规则 (18)2.4 MOS集成运放的版图设计 (22)第3章 CMOS运算放大器简介 (23)3.1 概述 (23)3.2两级CMOS运算放大器的优点 (24)3.3 两级运算放大器原理简单分析 (24)第4章 CMOS运算放大器的仿真 (27)4.1 概述 (27)4.2 MOS运算放大器技术指标总表 (27)4.3仿真数据 (29)4.3.1 DC分析 (29)4.3.2测量输入共模围 (30)4.3.3 测量输出电压围 (31)4.3.4 测量增益与相位裕度 (33)4.3.5 电源电压抑制比测试 (34)4.3.6 运放转换速率和建立时间分析 (36)4.3.7 CMRR的频率响应测量 (38)第5章算放大器版图设计 (40)5.1 Cadence使用说明 (40)5.2 版图设计 (42)5.3 CMOS运放版图 (43)第6章总结 (44)参考文献 (44)致谢词 (45)外文资料原文 (45)外文资料译文 (46)第1章绪论1.1 课题背景1.1.1 研究背景运算放大器（简称运放）是具有很高放大倍数的电路单元。

在实际地电路中，通常结合反馈网络共同组成某种功能模块。

由于早期应用于模拟计算机中，用以实现数字运算，故得名“运算放大器”。

运算放大器（简称运放）是许多混合信号系统和模拟系统中的一个组成部分。

不同层次的复杂的运算放大器是用来实现多种功能的：高速放大或过滤的直流偏置。

每一代CMOS技术，由于供应减少电压和晶体管沟道长度的运算放大器的设计，继续为运放的设计提出一个复杂的问题。

我们粗略地把运放定义为“高增益的差动放大器”。

所谓“高”，指的是对应用，10。

由于运放一般用来实现一个反馈系统，其其增益已足够了，通常增益围在10~5开环增益的大笑根据闭环增益电路的精度要求来选取。

20年前，大多数的运放是各种应用的一个通用模块。

这些努力试图创造一个“理想”的运算放大器，例如，高电压增益，高输入阻抗和低输出阻抗。

然而，却要牺牲成本费用的其他性能如输出幅度，速度和功耗。

与次相反，今天的运放设计，放大器的设计从开始就认识到妥协之间的各种参数，这样一个妥协，最终将需要更多地考虑整体的设计，因此，我们需要知道满足每个人从适当的值的参数。

例如，如果高速度的要求，增益误差要求不高的选择电路结构应有利于前者，后者可以牺牲。

运算放大器的版图设计，是模拟集成电路版图设计的典型，利用Cadence对设计初稿加以模拟，然后对不符合设计目标的参数加以修改并进行模拟，重复这一过程，最终得到优化设计方案，其关键在于寻找目标与决定因素之间的关系。

1.1.2研究容模拟集成电路设计过程可以分为俩大部分设计的前端和后端。

前段设计包括设计电路、输入原理图和仿真电路；后端设计（也可以叫物理设计）包括版绘制版图及其验证。

前段设计包括设计电路结构和输入原理图。

根据要求参数设计所需电路后，把原理图输入到设计环境中并对其进行电路仿真，也就是对元件尺寸的设计、电路的结构、布局前电路及负载估计进行模拟。

在此过程中要求芯片的生产厂家提供出可以模拟库文件以便用于仿真。

分析电路主要还包括瞬态分析、直流分析、交流分析、温度分析、模拟参数分析、噪声分析等。

如果仿真结果完全符合了设计的要求以后就可以将电路提供给后端从而进行版图方面的设计。

后端中在绘制完成版图后最初要通过版图的一些验证，版图的验证包括版图与电路原理图的对比验证（LVS; Layout Versus Schematic）、电气规则的检查（ERC; Electrical Rule Check）、设计规则的验证（DRC; Design Rule Check）。

DRC验证是对电路的一些布局进行几何空间的验证从而保证厂家在工艺技术方面可以实现线路的连接；ERC验证用来检查电气连接中的一些错误，像电源和地是否短路、器件是否悬空等等所制定的一些电特性。

在设计的规则检查中包括了ERC检查的规则，一般来说只需要LVS和后仿真能够通过，ERC都不会有问题，所以ERC验证不经常出现，而厂家也就不会提供出ERC的规则文件。

LVS验证是把电路图与版图作一个拓扑关系的对比，从而检查出在布局前后元件值、衬底的类型是否相符，电路连接的方式是否保持一致。

版图中的一些寄生元件将对集成电路的某些性能产生严重的影响。

因此必须要对从版图中提取出来的网表（其中包含着寄生元件）进行仿真，此过程称为后仿真。

最后的模拟验证是将包含有寄生效应的整个电路加进输入信号。

通过了电气规则的检查，设计规则的检查，电路抽取的验证和后仿真，就可以提交各芯片厂家试流片了。

在严格按照设计程序进行电路仿真并通过版图验证和后仿真之后，投片是否成功，关键是看芯片制造厂了。

本论文主要分析CMOS集成运算放大各个部分的主要原理；完成对CMOS运放的设计，用Spectre进行仿真模拟，从模拟的结果中推导出各个参量和其决定因素之间的关系，从而确定出符合设计指标所的版图几何尺寸以及工艺参数，建立出从性能指标到版图设计的优化路径。

运算放大器的版图设计，是模拟集成电路版图设计的典型，利用Spectre对设计初稿加以模拟，然后对不符合设计目标的参数加以修改，重复这一过程，最终得到优化设计方案。

最后根据参数尺寸等进行版图设计以及验证。

本设计采用全制定模拟集成电路设计方法，严格根据模拟集成电路的正向设计流程，采用上华0.6umCMOS双多晶双铝CMOS混合工艺设计规则，全部设计过程在Cadence的设计平台上完成。

1.2 电路设计流程一般完整的CMOS电路设计包括多个步骤，将它简要分为4步，如图1.1所示。

下面对每一步的工作进行简单的说明。

首先是确定设计目标。

根据目标的需求，以及需要使用的电路工艺，决定具体的电路要求。

这些要求包括：增益、电源电压、功耗、带宽、电路面积、噪声、失真、输入输出动态围等。

在这里设计者要对目标有清晰透彻的理解，并可通过一些方法如建模等对目标的可实现性进行验证，从而使后续工作能够顺利的进行。

其次是构造电路并进行仿真。

通常也可以称此阶段为电路设计。

但是，这里的“设计”只是整个电路设计流程中的一步。

这里要对电路的各个主要性能进行仿真，对不符合要求的参数进行修改，并重新仿真。

重复这一过程。

使其最终能达到所需要的性能指标。

再次是版图的绘制。

所谓电路原理图是指器件符号与连线的抽象关系的表示，并不是实际中的电路连接，因此我们必须将电路原理图转化为具有实际物理意义的版图，从而确定出电路各器件以及连线的真实形状。

电路原理图中的器件符号被版图中的器件所代替，而原理图中的连线也用版图中的导线来表示，最终电路的形状就被版图的形状所代替了。

因此也可以这么说，所见的版图就是需要的电路，最终将版图提交给生产厂家。

版图完成之后，把数据交给晶片制造厂进行生产，一般需要经过6至8周的时间，厂家会制造好电路，将芯片返回给设计者。

最后是对完成的芯片进行一些测试。

在管壳或测试PCB板上封装上芯片，使用测试仪器，通过设计外围电路进行测试，得到所设计电路的测试结果进行对比。

图1.1 模拟集成电路设计流程在经过“确定目标——电路仿真——版图制作——流片测试”这4个步骤后，才能算完成了全部的电路设计流程。

将最后的测试结果和最初的电路指标进行比较，总结电路设计的结果。

从而为下一次的电路设计做准备。

1.3 主要工作以及任务分配1.3.1主要工作（1）收集CMOS运算放大器和模拟集成电路版图设计的相关资料。

（2）分析CMOS运算放大器电路的构成和基本原理并对其相关电路进行筛选。

（3）学习有关参考书籍，掌握有关设计、计算方法。

（4）方案论证与比较。

（5）电路的单元设计（6）对电路进行仿真和参数分析（7）版图设计与优化。

（8）DRC验证及修改仿真。

（9）设计总结。

1.3.2 任务分配（1）第3周：资料收集及整理。

（2）第4周：设计基本原理图，并提交毕业设计开题报告。

（3）第5周~第8周：对设计的电路进行版图设计。

（4）第9周~第14周：根据从版图中提取的参数，进行软件仿真。

将仿真结果与设计参数进行比较，如不满足设计指标要求，则修改版图，再提取参数、仿真对比，知道满足需要为止。

（5）第15周~第16周：撰写设计报告，提交符合规的设计报告。

（6）第17周：答辩。

1.4 小结本小节主要介绍了CMOS运放的研究背景以及研究容，还介绍了模拟集成电路设计的基本流程。

使我们对设计模拟集成电路有了初步的了解。

最后指出了本次设计主要工作以及主要容。

第2章版图基础知识2.1 版图的设计简介2.1.1 版图的概念版图：就是按照规则画好器件，合理的摆放器件，再用金属线适当的连接。

不同的颜色图案表示不同的层次，工艺厂商按照图纸制造掩膜版，掩膜版的层数设计工艺步数和成本。

不同的颜色图案层叠起来，从平面图上反应着立体的存在。

2.1.2 版图中层的意义为了更好的理解版图的概念，这里介绍MOS管。

如图2.1的PMOS管，左侧是电路原理图中的符号，右边是物理结构图。

在PMOS管结构图中，包含了P衬底、N 阱、P+有源区、栅极下氧化层、多晶硅栅以及引出的G、D、S、B各级的接触孔。

实际上，它们是一层一层从下到上叠在一起的。

因此，一个MOS管包含了多层结构。

图2.1 PMOS符号和物理构造制作MOS管的过程也是按照顺序从下到上依次进行的。

换句话说，起初只有一层硅片；然后把N阱制作在P衬底上，这就形成了第二层；把有源区注入N阱中，这就形成了第三层；而作为栅极下的氧化层，要在有源区上产生一层氧化物，这就形成了第四层；在氧化层上增加多晶硅栅，这就形成了第五层；最后把接触孔打在MOS管各级上，通过金属，使MOS管能和其他电路器件相连接，这就形成了第六层。

而在MOS管的每一层的制作中又包含若干个步骤。

实际上，除了这里提到的这六层外，为了保证制作的可靠性还会适当加入其他物质层。

一个电路的制作需要使用多项工艺，执行许多个步骤。

这里我们只要知道集成电路是分层制造，器件具有多层的结构。

由于集成电路是按层制作出来的，而版图是表示电路实际构造的，也就需要不同的层来表示器件、电路的结构以及连接。