择信号，实现对片内存储单元的选址。 ② 控制逻辑电路：
接收片选信号CS及来自CPU的读/写控制信号，形成芯 片内部控制信号，控制数据的读出和写入。 ③ 数据缓冲器： 寄存来自CPU的写入数据或从存储体内读出的数据。 ④ 存储体： 是存储芯片的主体，由基本存储元按照一定的排列规 律构成。
5.2 存储器接口技术
④ 选用合适器件，画出译码电路图。
例1：
某微机系统地址总线为16位，实际存储器容量为 16KB，ROM区和RAM区各占8KB。其中,ROM采用2KB 的EPROM,RAM采用1KB的RAM,试设计译码电路.
设计的一般步骤:
① 该系统的寻址空间最大为64KB，假定实际存储器 占用最低16KB的存储空间，即地址为 0000H~3FFFH。其中0000H~1FFFH为EPROM区， 2000H~3FFFH为RAM区。
系统对存储器的要求是容量大、速度快、成本 低，但这三者在同一个存储器中不可兼得。 2.解决：
采用分级存储器结构，通常将存储器分为高速 缓冲存储器、主存储器和外存存储器三级。
CPU M1
中 央
快存
处
理
器
M2
M3
主
外
存
存
图5.1 三级存储器的结构示意图
5.1 半导体存储器
一、半导体存储器的分类 1.半导体存储器的分类
④ 根据地址位图，可考 虑用3-8译码器完成一次 译码，用适当逻辑门完成 二次译码。
A11 A12 A13 A14 A15
+5V
A10
74LS138 Y0
A
Y1
B译
Y2
C
Y3
码
Y4
G2A
Y5
G2B 器Βιβλιοθήκη Y6G1Y71
(1)
(2) 去4片 (3) EPROM
(4)
(5) ≥1
(6)
≥1
(7) ≥1
(8) ≥1
存储器级 制造工艺 存取方式
主存储器 MOS型
高速缓冲 双极型 存储器 MOS型
RAM
ROM RAM RAM
电路性能 静态RAM 动态RAM 一次成型ROM 可擦可编ROM 静态RAM 静态RAM
二、半导体存储器的主要性能指标 衡量半导体存储器性能的主要指标有存储容量、存取
时间、功能和可靠性。 1.存储容量
一、EPROM与CPU的接口
目前广泛使用的典型EPROM芯片有Intel公司生 产的2716、2732、2764、27128、27256、27512 等;分别有27,28,29系列; 其容量分别为2K×8位至64K×8,512K×8 位; 封装形式:前两种为24脚双列可直插式封装，后 几种为28脚双列直插式封装。另外有贴片封装.
a. 双极型存储器; b. MOS型存储器
2.按存取方式分类
（1）随机存取存储器RAM a. 静态RAM b. 动态RAM
（2）只读存储器ROM
a. 掩模式ROM; b. 熔炼式可编程的PROM， c. 可用紫外线擦除、可编程的EPROM; d. 可用电擦除、可编程的E2PROM等。
表6.1列出了微机系统中最常用的半导体存储器。
(9)
≥1 (10)
≥1
(11) ≥1
(12) ≥1
去8片 RAM
图6.10 片选控制译码电路图
三、存储器与控制总线、数据总线的连接
1.存储器与控制总线的连接
A. ROM的CS-信号 B. RAM的CS-,OE-(RD-),WE-(WR-)信号;
2.存储器与数据总线的连接
D0~D7,
D0~D15
5.3 主存储器接口
第六章 存储器接口
5.1 半导体存储器 5.2 存储器接口技术 5.3 主存储器接口 5.4 高速缓冲存储器接口
本章重点：
5.2 存储器接口技术 5.3 主存储器接口
本章难点：
5.4 存储器的设计及扩展 学时数:6学时
问题的引出：
存储器是微型计算机系统中用来存放程序和数 据的基本单元或设备。 1.要求：
4.可靠性 可靠性一般是指对电磁场及温度变化等的抗干扰
能力，一般平均无故障时间为数千小时以上。 三、存储芯片的的组成
0
0
地
1
1
数
址
存储
据
n位 译
矩阵
缓
地址 码 2n-1
m
冲
器
器
m位 数据
CS 控制 逻辑
R/W
图6.2 存储芯片组成示意图
① 地址译码器： 接收来自CPU的n位地址，经译码后产生2n个地址选
A0~A9
（1） 1KB
（2） 1KB
（3） 1KB
（3） 1KB
CS
CS
CS
CS
1 A10 A11 A11 A13
1
1
1
图6.4 线选结构示意图
（2）全译码法 采用全译码方式寻址64KB容量存储的结构示
意图如图6.5所示.可见，全译码法可以提供对 全存储空间的寻址能力。当存储器容量小于可 寻址的存储空间时，可从译码器输出. （3）部分译码法(p119) (4) 混合译码法 (p120)
A0~A12
8KB
8KB
8KB
(1)
(2)
(8)
CS
CS
CS
Y0
A13~A15
3-8
Y1
译码器
Y7
图6.5 全译码法结构示意图
2、地址译码电路和的设计 存储器地址译码电路的设计一般遵循如
下步骤：
① 根据系统中实际存储器容量，确定存储器在整 个寻址空间中的位置； ② 根据所选用存储芯片的容量，画出地址分配图或 列出地址分配表； ③ 根据地址分配图或分配表确定译码方法并画出相 应的地址位图；
一、存储器接口应考虑的几个问题
1. 存储器与CPU之间的时序配合; 2. CPU总线负载能力; 3. 存储芯片的选用.
二、存储器地址译码方法
1.片选控制的译码方法 常用的片选控制译码方法有线选法、全译码
法、部分译码法和混合译码法等。
（1）线选法
当存储器容量不大，所使用的存储芯片数量不多，而 CPU寻址空间远远大于存储器容量时，可用高位地址线直 接作为存储芯片的片选信号，每一根地址线选通一块芯 片，这种方法称为选法。
0000H 2000H
3FFFH 4000H
2KB 2KB 2KB ROM区
2KB
1KB 1KB 1KB 1KB RAM区 1KB 1KB 1KB 1KB
图6.8 地址分配图
② 根据所采用的存储芯 片容量，可画出地址分配 图如6.8所示；地址分配 表如表6.4所示。
③ 确定译码方法并画出 相应的地址位图。
存储容量是指存储器所能存储二进制数码的数量，即 所含存储元的总数。例如，某存储芯片的容量为1024×4， 即该芯片有1024个存储单元，每个单元4位代码。 2.存取时间
存取时间是指从启动一次存储器操作到完成该操作所 经历的时间，有时又称为读写周期。 3.功耗 功耗通常是指每个存储元消耗功率的大小，单位为微瓦/ 位（µW/位）或者毫瓦/位（mW/位）