ENTITY counter IS PORT(
clk:IN STD_LOGIC; rs: IN STD_LOGIC; count_out: OUT STD_LOGIC_VECTOR(2 DOWNTO 0)); END counter;
ARCHITECTURE behav OF counter IS
软件程序编译器 COMPILER
图表
（（aA））软件语言设计目标流程
VHDL/VERILOG
硬件描述语言综合器
程序
SCYONMTPHEISLIEZRER
图1-3 VHDL综合器运行流程（（bB））硬件语言设计目标流程
CPU指令/数据代码： 010010 100010 1100
DQ
JQ K
为ASIC设计提供的电路网表文件
AM收音机原理框图
HX108-2 AM收音机原理图
黑白电视机的电路原理图
300
超高频 放大器
混频器
中高 视频
中高 视频
伴音 中放
音量
伴音信号 检波器
音频 放大器
音频 输出
扬声器
视频 检波器
视频 输出
对比率
偏转 显像管
振荡器
自动增益 控制门
噪声门
自动增 益控制 放大器
同步 分离
场扫描 振荡
场扫描 输出
投影机的数字微镜DMD芯片等。
数字ASIC
ASIC
模拟ASIC
全定制
半定制
线性阵列
模拟标准单元
门阵列
标准单元
PLD
简单低密度P LD
复杂高密度P LD
P ROM EP ROM EEP RO M P LA P AL GA L EP LD FP G A CP LD
1、模拟ASIC：除目前传统的运算放大器、 功率放大器等电路外， 模拟ASIC由线性阵
一下启/停开关，计时器终止计时；）
主要步骤：
1.根据系统对硬件的要求，详细编制技术规格书，并画出 系统控制流图；
2.根据技术规格书和系统控 制流图，对系统功能进行 细化，合理地划分功能模 块，并画出系统的功能框 图；
3.进行功能模块的细化和电 路设计；
4.各模块电路设计、调试完 成后，将各功能模块的硬 件电路连接起来再进行系 统的调试，最后 完成整个 系统的硬件设计； （特点：整个设计从最 底层开始设计，直到最高 层设计完毕）
提示：掌握 曝光法制作电路板
3. 混合ASIC（不是指模数混合的ASIC）
具有PLD可编程功能和逻辑资源，同时有可调用和配置的硬件标准单元模块（如 CPU、RAM、ROM、硬件加法器、乘法器、锁相环等）。
数字ASIC
EDA技术 ASIC设计
FPGA/CPLD 可编程ASIC
设计
混合 ASIC 设计
1.2 EDA技术实现目标
目标：是完成专用集成电路ASIC的设计和实现
ASIC（ApplicationSpecific Integrated Circuit）： 专门为某一应用领域或某一专门用户需要而设计制造的LSI或VLSI 电路。
专用集成电路ASIC是厂家按用户的具体要求(如功能、性能或技术 等)，为用户的特定系统定制的集成电路。如彩电RGB三基色处理芯片、
WHEN "000"=>next_count<="001";
WHEN "001"=>next_count<="011";
WHEN "011"=>next_count<=“111";
WHEN “111"=>next_count<="110";
WHEN "110"=>next_count<="100";
列和模拟标准单元组成， 它的发展还相当缓慢， 其原因是模拟电路的频带宽度、 精度、 增益和动态范围等暂时还没有一个最佳的办法加以描述和控制。
但其发展势在必行：模拟ASIC可减少芯片面积， 提高性能，降低费用， 扩大功能， 降低功耗， 提高可靠性， 缩短开发周期。
ASIC
数字ASIC
模拟ASIC
全定制
异步或同步状态机，数据通路等来描述行为部分。
例1-2 六进制计数器 LIBRARY IEEE; USE IEEE.STD_LDGIC_1164.ALL; USE WORK.NEW.ALL; ENTITY counter IS PORT(clk , rs : IN STD_LOGIC;
软件程序编译器 COMPILER
综 合
（（aA））软件语言设计目标流程
功
能
比 较 VHDL/VERILOG
程序
硬件描述语言综合器 SCYONMTPHEISLIEZRER
这种代码限于特定CPU而不能 移植，不代表硬件结构
CPU指令/数据代码： 010010 100010 1100
DQ
JQ K
（（bB））硬件语言设计目标流程
半定制集成电路由厂家提供一定规格的功能块，如门阵列、标准单元、可编程逻辑器 件等，用户利用专门的软件进行必要的连接，从而设计出所需要的专用集成电路。C
全定制
半定制
线性阵列
模拟标准单元
门阵列
标准单元
PLD
简单低密度P LD
复杂高密度P LD
P ROM EP ROM EEP RO M P LA P AL GA L EP LD FP G A CP LD
半定制
线性阵列
模拟标准单元
门阵列
标准单元
PLD
简单低密度P LD
复杂高密度P LD
P ROM EP ROM EEP RO M P LA P AL GA L EP LD FP G A CP LD
2、数字ASIC：
2.1全定制集成电路是厂家按规定的功能、性能要求，对电路的结构布局、布线均进行专 门的最优化设计，以达到芯片的最佳利用。
例如：目前常用的Protel早期版本Tango， 以及用于 电路模拟的SPICE软件和后来产品化的IC版图编辑与设计 规则检查系统等软件，
2. CAE阶段（Computer Aided Engineering） （20世纪80年代初期～20世纪90年代初期）
特点： ▼各种设计工具（如原理图输入、 编译与连接、 逻
电路的专用单元阵列。
ASIC 数字ASIC
模拟ASIC
全定制
半定制
线性阵列
模拟标准单元
门阵列 标准单元 PLD
简单 低密度P L D
复杂 高密度P L D
PROM EPROM EEPROM PLA PAL GAL EPLD FPGA CPLD
什么是掩膜？ 在半导体制造中， 许多芯片工艺步骤 采用光刻技术，用 于这些步骤的图形 “底片”称为掩膜 （也称作“掩 模”），其作用是： 在硅片上选定的区 域中对一个不透明 的图形模板掩膜， 继而下面的腐蚀或 扩散将只影响选定 的区域。（祥见光刻 原理）
2.2门阵列（Gate Array）是按传统阵列和组合阵列（PMOS和NMOS晶体管行）在硅片上 制成具有标准逻辑门的形式， 它是不封装的半成品， 生产厂家可根据用户要求， 在掩膜
中制作出互连的图案（码点）， 最后封装为成品， 再提供给用户。
标准单元（Standard Cell）是由IC厂家将预先设置好、 经过测试且具有一定功能的逻辑 块作为标准单元存储在数据库中， 包括标准的TTL、 CMOS、 存储器、 微处理器及I/O
● EDA技术以计算机为工具， 代替人完成数字系统的逻辑综 合、布局布线和设计仿真等工作。
EDA (Electronic Design Automation)
EDA技术发展的三个阶段
20世纪70年代
MOS工艺 CAD概念
20世纪80年代
CMOS时代 出现 FPGA CAE阶段
20世纪90年代
ASIC设计技术 EDA技术
1. CAD阶段（Computer Aided Design） （20世纪60年代中期～20世纪80年代初期）
特点：一些单独的工具软件， 主要有PCB（Printed Circuit Board）布线设计、 电路模拟、 逻辑模拟及版 图的绘制等，
作用：通过计算机的使用， 从而将设计人员从大量繁 琐重复的计算和绘图工作中解脱出来。
SIGNAL next_count: STD_LOGIC_VECTOR(2 DOWNTO 0);
BEGIN
PROCESS(rs,clk)
BEGIN
IF rs='0' THEN next_count<="000";
ELSIF(clk'EVENT AND clk='1')THEN
CASE next_count IS
辑模拟、 测试码生成、 版图自动布局）以及各种单元库 已齐全。
▼采用基于单元库的半定制设计方法， 采用门阵列和 标准单元设计的各种ASIC得到了极大的发展， 将集成电 路工业推入了ASIC时代。
▼按照设计方法学制定的设计流程， 可以实现从设计 输入到版图输出的全程设计自动化。
3. EDA阶段（20世纪90年代以来）
1.5 基于VHDL的自顶向下设计方法
1.5.1传统的系统硬件自底向上（bottom up)设计方法
（附：1/100秒表的功能要求: （1）精度应大于1/100s
(2)计时器的最长计时时间为1h （3）设计复位和启/停开关
●复位开关的功能：只要一按复位开关，计时应立即终止，并
对 计时器清零。
●启/停开关的功能：按一下启/停开关，计时器开始计时；再按
WHEN "100"=>next_count<=“000";