1、复位法
&
1 1
QAQBQCQD LD ET RC 74LS160
EP
CLR A B C D CP
QD QC QB QA 0000 0001 0010 0011 0100 0101 0110
+5V
六个 稳态
清零
说明：0110状态非常短暂， 不能算在计数循环中。
2、置数法1：
&
1 1
QAQBQCQD CLRET RCO 74LS160
数据输入端
74LS160功能：
74LS160功能表
QA QB QC QD LD ET
RCO 74LS160
EP
RD
ABCD
EP ET LD RD CP 功 能
XX X 0 X 清零
XX 0 1
并行输入
0 X 1 1 X 保持
X0 1 11 1
1X 1
保持 ( RCO=0 ) 计数
例. 用一片74LS160构成六进制计数器。
+–A2 R
T
RD 4 RQ
SQ
1
GND
1端GND 地
2端TR 低电平触发输入
3端UO
4端RD
3
5端CV
UO
输出 直接清0 电压控制，不用 时经0.01F电容
接地
6端TH 高电平触发输入
7端D 三极管集电极
8端VCC 电源(4.5V~18V)
由555定时器构成多谐振荡器
VC
C
8
TH CO
6 5
R +–A1
RD 4 RQ
R
TR 2
+–A2
SQ
3
R
D7
T
1
GND
UO
C
+VCC
84 R1
7
R2
555 3 uo
6 TH
2 TR 5
+ uC
1
C1
–
0.01F
uC 0 V CC
3
TH 2V 3 CC , TR V 3 CC , uo1 T截止
多谐振荡器周期
+VCC
84 R1
7
R2
555 3 uo
6 TH
2 TR 5
QA, QB, QC, QD, LD T 1 RCO 74LS160
P RD A B C D 1
1
QA QB QC QD LD T
RCO 74LS160
RD
P ABC D
分脉冲
&
CLR
应该在
, ,,,
QDQCQBQA
QDQCQBQA
＝ 0010 0100 时清零。
清零信号为：CLR =
,, ,, QDQCQBQAQDQCQBQA
置数信号，并行数据便立刻被置入。
几种集成计数器：
CP同步方式
同 步
型号
74160 74161 74163 74191 74193 74190
计数模式
清零方式
十进制加法 4位二进制加法 4位二进制加法 单时钟4位二进制可逆 双时钟4位二进制可逆 单时钟十进制可逆
异步（低电平） 异步（低电平） 同步（低电平）ຫໍສະໝຸດ C + uC1
C1
–
uC
2VCC / 3 VCC / 3
uO
周期:
t1
t2
T
Tt1t2(R 1R 2)Cln 2R 2Cln 2
(R 12R 2)Cln 2
占空比:
q t1 T
+VCC
84 R1
提供秒脉冲
7
R2
555 3 uo
6 TH
取R1=1.5K,R2=2.4K C=220uF
2 TR 5
C + uC
同步十六进制计数器74LS163-构成秒、分计数器
前面所讲述的74LS 160其清零方式通常称为“ 异 步清零 ”，即只要 清零端有效，不管有无时钟信号， 输出端立即为 0。
同步清零：把清零信号和时钟信号与或者与非处理后输入到清零
端，同步清零可以保证状态在时钟的有效期内不会改变。
异步清零：清零信号直接输入到清零端。 同步置数：输入端获得置数信号后，只是为置数创造了条件，还需
要再输入一个计数脉冲CP，计数器才能将预置数置入。
异步置数：与时钟脉冲CP没有任何关系，只要异步置数控制端出现
555定时器的工作原理
一、内部电路组成
VCC
8
CV TH
5 6
R
– +
A1
R
TR 2 D7
+–A2 R
T
RD 4 RQ
SQ
内部电路组成:
(1)分压器(3个R)
(2)电压比较器
3
(A1、A2）
UO (3)RS触发器
(4)反相器
1
(5)晶体管T
GND
二、引脚功能
VC
C
8
TH CV
6 5
R +–A1
R
TR 2 D7
• 设计方案
➢ 系统组成： ➢ 秒信号发生器：由LM555构成多谐振荡器 ➢ 走时电路：计数器和与非门组成 ➢ 校时电路：秒信号调节 ➢ 闹钟电路：跳线的方法 由计数器、译码器、组合逻辑电
路、单稳态电路组成 ➢ 显示电路：译码器 数码管 ➢ 完整的电路框图：见P178页图4-3-6
电路设计与器件选择-秒信号发生器
数字闹钟
主要内容
• 课设内容及要求 • 设计方案 • 电路设计与器件选择 • 整机电路
课设内容及要求
• 设计任务
➢ 设计并制作一个带有校时功能，可定时起闹的数字钟
• 设计指标
➢ “时”、“分”十进制显示，“秒”使用分个位显示数码管上的 DP点闪烁显示
➢ 计时以24小时为周期 ➢ 校时功能 ➢ 预设时间启动闹钟，精确到小时
RD 74LS160 LD
CP A
B
C
D
EP
1 23 456 7 8
清除 时钟 A B C D EP GND
允许
74LS 160 管脚图
数据输入
计数（使能）控制端 （高电平有效）
ET EP CP
QA QB QC QD
0
时钟脉冲 （上升沿有效） RD A B C D
异步清零端（低电平有效）
输出端
进位输出端 RCO LD 同步预置数控制端 （低电平有效）
1
–
C1 T≈1S
电路设计与器件选择-走时电路
计数器的分析
同步计数器：也称并行计数器。计数脉冲同时接于各位触发器的时
钟脉冲输入端，当计数脉冲到来时，各触发器同时被触发，应该翻转的触 发器是同时翻转的，没有各级延迟时间的积累问题。
异步计数器：也称串行计数器。各触发器的时钟不是来自同一个时
钟源。高位触发器的状态翻转必须在低一位触发器产生进位信号（加计数） 或借位信号（减计数）之后才能实现。
无 异步（高电平）
无
预置数方式
同步 同步 同步 异步 异步 异步
异
74293 双时钟4位二进制加法
步
74290 二-五-十进制加法
异步 异步
无 异步
同步十进制计数器 74LS160
串行进
输出
允许
VCC 位输出 QA QB QC QD ET 置入
16 15 14 13 12 11 10 9
RCO QA QB QC QD ET
EP
LD A B C D CP
QD QC QB QA
0000 0001 0010 0011 0100 0101
六个 稳态
准备置零
+5V
说明：0101状态占一个CP脉 冲，要算在计数循环中。
例. 用74LS160构成二十四进制计数器。
（1）需要两片74LS160 （2）接成十进制 （3）片间进位 （4）24进制的复位或置数：