课程设计任务书学生：董勇涛专业班级：电子科学与技术0902班指导教师：梁小宇工作单位：信息工程学院题目: 数字钟设计目的：1、掌握在QuartusⅡ软件的使用方法，并能熟练的在QuartusⅡ环境中运用VHDL 语言完成一些简单程序的设计；2、掌握数字钟的主要功能与在FPGA中的实现方法。
要求完成的主要任务:1、课程设计工作量：1周。
2、技术要求：（1）设计一个6位LED动态扫描显示的数字钟，根据一个控制键能选择显示时、分、秒或年、月、日；（2）通过拨码开关可以进行时、分、年、月、日的调整，可以实现翻屏；3、查阅至少5篇参考文献。
按《理工大学课程设计工作规》要求撰写设计报告书。
全文用A4纸打印，图纸应符合绘图规。
时间安排：1、2012 年6 月11日集中，作课设具体实施计划与课程设计报告格式的要求说明。
2、2012 年6 月12日至2012 年6 月15日查阅相关资料，学习电路的工作原理。
3、2012 年6 月17 日至2012 年 6 月19 日，方案选择和电路设计。
4、2012 年6 月20 日至2012 年 6 月21 日，电路调试和设计说明书撰写。
5、2011 年6 月22日上交课程设计成果及报告，同时进行答辩。
指导教师签名：年月日系主任（或责任教师）签名：年月日目录摘要 (I)Abstract (II)1 绪论 (1)2 设计容及要求 (1)2.1设计目的及主要任务 (1)2.1.1设计目的 (1)2.1.2 设计任务及要求 (1)2.2设计思想 (2)3 数字钟的设计 (4)3.1 设计原理与方法 (4)3.2 单元模块设计 (4)3.2.1 分频计模块设计 (4)3.2.2 消抖电路模块设计 (5)3.2.3 计数器模块设计 (5)3.2.4 闹钟及蜂鸣器设计 (7)3.2.5 多路复用器模块设计 (8)3.2.6 八段译码模块设计 (8)3.3 数字钟设计总原理图 (8)4 编译报告 (8)4.1 设计原理与方法 (8)5 电路仿真与硬件调试 (9)5.1 电路仿真 (9)5.2 硬件调试 (10)6 总结与心得体会 (10)参考文献 (11)附录 (12)摘要EDA技术在进入21世纪后，得到了更大的发展。
在仿真和设计两方面支持标准硬件描述语言的功能越来越强大，软硬件技术也进一步得到了融合，在电子行业的产业领域、技术领域和设计应用领域得到了进一步的肯定，使得复杂电子系统的设计和验证趋于简单化。
[1]本设计是通过Quartus Ⅱ软件、VHDL语言编程及FPGA芯片来实现常见的数字钟，该数字钟可以根据一个控制键能选择显示时、分、秒或年、月、日。
本设计中用8位LED 数码管显示时、分和秒，年、月、日，同时可以通过按键调整时、分、及对秒进行清零。
关键词：Quartus Ⅱ；VHDL；数字钟；AbstractEDA technology in the 21 century has achieved great success. In the simulation and design two aspects of hardware description language support standard function more and more powerful, software and hardware technology also further got fusion, in the electronics industry industry field, technology and design application field has been further sure, making complex electronic system design and validation tend to be simple.[1]The design is by Quartus Ⅱ software, VHDL language programming and CPLD chip to achieve a common digital clock, the digital clock according to a control keys can choose to display hours, minutes and seconds or year, month, day, and can display scroll off. This design using 6 LED digital tube display hours, minutes and seconds, but with the 8-bit LED digital tube display year, month, day, at the same time can be adjusted through the DIP switches hour, minute, year, month and day, and on the seconds to Clear.Keywords：Quartus Ⅱ；VHDL；Digital Clock；1 绪论FPGA（现场可编程门阵列）和CPLD（复杂可编程逻辑器件）都是可编程逻辑器件，他们是在PAL,GAL等逻辑器件的基础上发展起来的。
同以往的PAL,GAL相比较，FPGA/CPLD的规模比较大，它可以替代几十甚至几千块通用IC芯片。
这样的FPGA/CPLD实际上就是一个子系统部件。
比较典型的就是Altera公司和Xilinx公司的CPLD器件系列和FPGA器件系列，他们开发较早，占用了较大的PLD市场。
[2]本设计是通过对数字钟个组要组成部分的VHDL源程序编程和顶层文件的生成来实现的。
在本设计中数字钟的主要组成部分有拨码开关模块、按键修改模块，计数器模块、分频计模块、七段译码器模块和数据选择器模块。
通过按键可以实现选择显示时、分、秒或年、月、日，同时可以显示翻屏，还可以通过按键调整时、分及对秒进行清零。
2 设计容及要求2.1设计目的及主要任务2.1.1设计目的（1）初步掌握Quartus软件的使用方法，提高运用硬件描述语言VHDL的能力，初步了解时序电路的设计。
（2）利用对生活中熟悉的电子表，用语言设计相似功能的数字钟。
2.1.2 设计任务及要求完成以下基本要求及进行提高：（1）设计一个6位LED动态扫描显示的数字钟，根据一个控制键能选择显示时、分、秒或年、月、日；（2）通过按键可以进行时、分、年、月、日的调整，可以实现翻屏；（3）可以设置闹钟时间及整点报时，闹铃蜂鸣器频率为1000Hz，整点报时频率为2000Hz；（4）具有定时翻屏功能，每隔54s，显示一次年月日；（5）运用图形设计方法完成顶层原理图的设计。
2.2设计思想本次设计中根据数字钟的工作原理首先进行计数器的设计，其中包括分秒60进制计数器、时24进制计数器、日30进制计数器、月12进制计数器和年10进制计数器，然后根据要求设置一个6选1的数据选择器并且通过控制键实现选择显示时、分、秒或年、月、日，最后再设置3个按键调整数字钟，并且通过一个七段译码器和8进制计数器控制七段数码管实现显示。
3 数字钟的设计3.1 设计原理与方法数字电子钟由振荡器、分频器计数器、译码显示、报时等电路组成。
振荡器产生稳定的高频脉冲信号，作为数字钟的时间基准，然后经过分频器输出标准秒脉冲。
秒计数器满60后向分计数器进位，分计数器满60后向小时计数器进位，小时计数器按照“24翻1”规律计数。
计满后各计数器清零，重新计数。
计数器的输出分别经译码器送数码管显示，计时出现误差时，可以用校时电路“校时”“校分”“清零”。
秒脉冲可以通过分频电路得到。
通过报时设计模块可以实现整点报时及定时闹铃，译码显示由七段译码器完成，显示由数码管构成，采用的是动态显示方式。
数码管动态显示：动态扫描电路将计数器输出的8421BGD码转换为数码管需要的逻辑状态，并且输出数码管的片选信号和为选信号。
所谓动态扫描显示方式是在显示某一位LED 显示块的数据的时候，让其它位不显示，然后再显示下一位的数据。
只要保证每一位显示的时间间隔不要太大，利用人眼的视觉暂留的现象，就可以造成各位数据同时显示的假象。
一般每一位的显示时间为1~10ms。
[3]3.2 单元模块设计3.2.1 分频器模块设计根据设计要求，需要将开发板的50MHZ信号分出1HZ和1KHZ共2种时钟信号，1HZ脉冲信号用来提供计数模块的时钟信号——在1HZ的脉冲下，每隔一秒，秒自加一次，1KHZ脉冲信号用来提供消抖电路的时钟信号，cnt用于数码管扫描。
完成程序后可以创建原理图元件，其元件符号如图3-1 所示。
图3-1 分频器3.2.2 按键消抖电路模块通常的按键所用开关为机械弹性开关，当机械触点断开、闭合时，电压信号并不稳定，由于机械触点的弹性作用，一个按键开关在闭合时不会马上稳定地接通，在断开时也不会一下子断开。
[4]因而在闭合及断开的瞬间均有一连串的抖动，抖动的时间的长短有按键的机械特性决定，一般为5ms~10ms。
完成程序后可以创建元件，其元件符号如图3-2 所示。
图3-2 消抖电路3.2.3 计数器模块设计计数器模块主要由秒60进制计数模块、分60进制计数模块、时24进制计数模块、日30进制计数模块、月12进制计数模块、年计数模块和8进制计数器。
下图3-3 是将60进制计数模块、分60进制计数模块、时24进制计数模块融合为一个模块。
图3-3 时钟电路秒60进制计数模块的时钟信号为1HZ的脉冲信号，每计数到59便会产生一次进位作为分60进制计数模块的时钟信号，该模块加入一个清零端，当CS为1时，秒计数模块中的个位和十位同时为零，当CS为1时正常计数.分60进制计数模块的时钟信号为秒计数模块的进位信号，其通过一个增加键CM对其调整。
时24进制计数模块的时钟信号为分计数模块的进位信号，其通过一个增加键CH对其调整。
其中UP，CHANGE信号说明如下，当UP 信号为高时时，表示数码管翻屏了，即显示年月日的时间为6ms。
UP信号为低电平时，显示时分秒。
在UP有效时，CHANGE为低电平，所有数码管上部分熄灭，下部分显示年月日的下半部分，CHANGE为高电平时，正常显示年月日部分，直到UP 为低。
[5]日30进制计数模块的时钟信号为时计数模块的进位信号，其通过一个置数端load对其调整。
日30进制计数器的VHDL程序如附录所示，完成程序后可以创建元件，其元件符号如图3-4所示。
图3-4 日30进制计数器月12进制计数模块的时钟信号为日计数模块的进位信号，其通过一个置数端对其调整。