姓名：xxxxxxxxxxxxxxx学号：xxxxxxxxxx .学院：计算机与电子信息学院专业：计算机类.班级：xxxxxxxxxxxxxxxxxx时间：2019年10月18 日.指导教师：xxxxxxxx .实验名称：集成触发器及应用.一、实验目的1、掌握RS、JK、D触发器的基本逻辑功能测试方法；2、掌握时序电路的设计；二、实验原理触发器是构成时序电路的基本逻辑单元。
它具有两个稳定状态，即“0”状态和“1”状态。
只有在触发信号作用下，才能从原来的稳定状态转变为新的稳定状态。
因此触发器是一种具有记忆功能的电路，可作为二进制存储单元使用。
触发器种类很多，按其功能可分为基本RS触发器、JK触发器、D触发器和T触发器等；按电路的触发方式又可分为电位触发器型、主从型、维阻型、边沿触发器型等。
基本RS触发器是各种触发器中最基本的组成部分，它能存贮一位二进制信息，但有一定约束条件。
例如用与非门组成的RS触发器的R'、S'不能同时为“0”，否则当R’、S’端的“0”电平同时撤销后，触发器的状态不定。
因此只R'=S'=0的情况不允许出现，也就是RS=0约束条件。
基本RS触发器的用途之一是作无抖动开关。
例如在图4-1所示的电路中，当开关S 接通时，由于机械开关在扳动的过程中，存在接触抖动，使得F点电压从+5V直接跃降到0V一瞬间（几十毫秒），会发生多次电压抖动，相当产生连续多个脉冲信号。
如果利用这种电路产生的信号去驱动数字电路，则可能导致电路发生误动作。
图4-1这在某些场合是绝对不允许的，为了消除机械开关的抖动，可在开关S与输入端A之间接入一个RS触发器（见图4-2所示）,就能使F端产生很清晰的阶跃信号。
那么这种带RS触发器的开关通常称为无抖动开关（或称为逻辑开关）。
而把有抖动的开关称为数据开关。
图4-2TTL集成触发器主要有三种类型：锁存器、D触发器和JK触发器。
锁存器是电位型触发器。
由于它存在“空翻”，不能用于计数器和移位寄存器，只能用于信息寄存器。
维阻D触发器，克服了“空翻”现象，所以称作维阻型触发器。
主从型触发器，虽然克服了“空翻”，但存在一次变化问题，即在CP=1期间，J、K 端若有干扰信号，触发器可能产生误动作，这就降低了它的抗干扰能力，因而使用范围受到一定的限制。
边沿触发型JK触发器抗干扰性能较好，故应用广泛。
图4-3是集成JK、D触发器的逻辑符号。
图中RD为复位输入端，SD为置位输入端，端旁的小圆圈表示低电平驱动。
当SD和RD端有加“0”信号驱动时，触发器的状态不受CP及控制输入端所处状态的影响。
CP为时钟输入端，在SD=RD=1时，只有在CP 脉冲的作用时才使触发器状态更新。
CP端有小圆圈，表示该触发器在CP产脉冲的负沿时翻转。
CP端没有小圆圈，表示该触发器在CP脉冲的正沿时翻转。
在部分国外的触发器符号中，CP端的小圆圈上加有尖角标志，表示该触发器是负沿触发器的边沿触发器，如图4-3(C)所示。
J、D、K为触发器的控制信号输入端，它们是触发器更新状态的数据。
若J、K、D有两个或两个以上的输入端时，就将这些端子画成与门的形式，如图4.3(a)、（b）中所示。
Q和Q’为两个互补输出端，通常把Q=1，Q’=0的状态，定为触发器的1状态，而把Q=0，Q’=1的状态定为触发器的0状态。
图4-3为了正确使用触发器，首先要掌握触发器的逻辑功能。
RS触发器的特性方程是Q*=S+R 'Q（RS=0为约束条件）；D触发器的特性方程是Q*=D；JK触发器的特性方程是Q*=JQ '+K 'Q。
逻辑功能掌握了，还要注意触发器对CP脉冲与输入信号之间互相配合的要求。
一般来说，边沿触发器要求控制输入端信号超前CP脉冲触发边沿一段时间建立，并在触发边沿到达后继续保持一段时间。
各种边沿触发器对建立和保持时间上有所差别。
主从触发器则要求控制输入信号在CP=1期间不应发生变化，否则将可能导致触发器错误输出。
因此，在设计电路时，应加以注意。
触发器的应用范围很广，它可以构成各种各样的计数器、移位寄存器等。
至于计数器的设计方法，在课本中电路部分均有章可查，这里不再重复。
三、实验设备及器件1、数字逻辑试验箱一个；2、示波器一台、万用表一个；3、元器件：74LS74、74LS112、74LS00芯片各一个。
四、实验内容1、实验内容1：D触发器（74LS74）的功能测试：（1）按表4-1要求改变S’和R’，观察Q和Q’的状态。
（2）按表4-2的要求，测试并记录触发器的逻辑功能（表中0->1为上升沿；1->0为下降沿。
CP脉冲应由单脉冲源来提供）2、实验内容2：JK触发器（74LS112）的功能测试：（1）按表4-3要求测试并记录触发器的逻辑功能测试3、实验内容3：使用JK触发器设计一个三进制的同步减法计数器。
要求写出设计的过程，画出逻辑图，测试并记录电路的状态转换真值表。
观察并记录时钟脉冲和各级触发器输出的工作波形（由于输出波形的不对称性，应特别注意测试方法，正确观察它们的时间关系。
如果示波器观察不明显，可用发光二极管灯L来显示）五、实验过程1、实验内容1.1：（1）实验设计思路：将SD'与RD'作为两个输入端，Q与Q'为输出端（接灯泡），而此时CP与D的状态对整个实验结果并无影响，不断改变SD'与RD'的0、1状态（根据表中所给数据进行改变），然后再观察Q与Q'的亮暗并记录（2）元器件管脚图：图4-4 74LS74管脚图（3）器件管脚连线图、实际连线照片及说明：图4-5 实物连接图说明：根据逻辑电路图依次连接可得到如上实物连接图（4）实验步骤及实验数据：实验步骤：1.根据逻辑电路图连接各点，选取1接⎺RD,4接⎺SD作为输入，将CP接3，将D接2，将5接Q，Q*接6，将7接GND，14接VCC2.按照表格所给数据，不断调节⎺SD、⎺RD的状态3.观察两个输出灯泡的亮暗并记录如下表格实验数据：（5）实验总结。
根据上表依次输入电平及变化即可得出：S’D=1，R’D=0，Q置零，S’D =0，R’D=1，Q置1，S’D=R’D=1，Q保持不变实验内容1.2（1）实验设计思路：在实验1.1的基础上，将D触发器（74LS74）的2连接开关，3连接单脉冲，，按所给的表要求改变D、CP(QD为上升沿，QD#为下降沿)和Q的初始状态（通过1.1实验的方法），观察小灯泡的状态（2）元器件管脚图：图4-6 74LS74管脚图（3）器件管脚连线图、实际连线照片及说明：图4-7 逻辑电路图（下降沿）图4-8 逻辑电路图（上升沿）图4-9 实际连线照片(4)实验步骤及实验数据：实验步骤：1.电路下降沿按图4-8连接，上升沿按图4-9连接2.打开电源后按照所给表的数值进行调整3.S'D和R'D都置为1，逐个进行测量，观察并记录L11小灯泡的亮暗状态并记录实验数据：表4-5 D触发器测试结果（6）实验总结：D 触发器当 D=0 时，Q 置 0，当 D=1 时，Q 置 1。
2、实验内容2：（1）实验设计思路：将JK触发器（74LS112）的1连脉冲（CP），2，3两个输入端连接开关，2为K，3为J，另外两个输入端4、15也连开关，4为S'D,15为R'D，5、6两个输出点连接小灯泡，5为Q，6为Q'，按所给表的要求改变J、K、CP（上升沿或下降沿），通过改变S'D和R'D来改变Q的初始状态，观察小灯泡的状态（1）元器件管脚图及功能说明：（2）逻辑电路图及设计说明：设计说明：S'D连接4，R'D连接15，Q连接5，Q’连接6，J连3，K连2，脉冲为CP连1，图4-12为下降沿（1->0）,图4-13为上升沿（0->1）,通过观察小灯泡的亮暗，得出输出情况（3）实际连线照片及说明：说明：1连脉冲（QD或QD#）2连K6，3连K7，4连K9，5连L8，6连L7，15连K8，7连GND，14连VCC（5）实验步骤及实验数据：实验步骤：电路下降沿按图4-11打开电源，按表4-3所列输入状态（J、K由开关控制，CP为上升沿时，连接QD，CP为下降沿时，连接QD#，Q的初始状态根据实验1-1的方法进行调整，调整完毕后，S'D和R'D都置为1），逐个进行测量，观察并记录L8的状态，亮则为1，暗则为0，并将结果记录在表中实验数据：（6）实验总结。
经过总结发现，当CP为下降沿时：JK触发器当J=K=0时，Q保持不变；当J=0，K=1时，Q置0；当J=1，K=0时，Q转置（Q=0，则Q*=1，Q=1，则Q*=0）。
当CP为上升沿时，Q保持不变3、实验内容3：（1）实验设计思路：因为这是一个三进制的同步减法器，所以要减三次就是一个循环，我们假设初态11是循环的开头，减1后，次态变成10，10减1后，次态变为01，01减1后，因为这是减了3次了，所以01减1的次态要变回11，因此我们不能让00出现在次态中，当00为初态时的次态是任意的，如下表所示再观察次态与初态的关系，根据JK触发器的性质，利用两个JK触发器，将次态通过或门将信号输入到JK触发器的JK输入端中，利用数字显示器和示波器，观察两JK触发器的输出状态（2）元器件管脚图及功能说明：（3）逻辑电路连线图：（4）实验步骤及实验数据：实验步骤：1.画出逻辑图002.状态转化图3.功能驱动表根据JK 触发器的性质可知，当JK 触发器的初态与次态相同时，J=K=0，当JK 触发器的初态与次态不同时，J=K=1，1J=1K=Q n’ 1+Q n’ 0,2J=2K=Q n 1+Q n’ 0根据所给的表在仿真操作软件中设计出三进制的同步减法计数器，分别观察记录数字显示器的状态实验数据：（6）实验总结：先通过设计计数器的初态与次态，再根据JK 触发器的性质，通过计算将信号经过转换（两个或门）输入到JK 触发器的输入端，即可得出三进制的同步减法器.。