集成电路设计综述杨超（湖南工学院电气与信息工程学院湖南衡阳421000）【摘要】本文介绍了集成电路设计的各个阶段及其基本的特征,把集成电路设计流程划分为三个阶段: 需求分析系统设计、逻辑设计、物理设计, 并通过对每一阶段的叙述, 同时介绍了集成电路设计的方法和基本知识。
最后描述了集成电路设计面对的问题和前景,集成电路技术遵循摩尔定律发展进入了纳米尺度, 功耗带来的挑战日益突出, 已经成为制约集成电路发展的瓶颈问题. 微电子技术的发展已经进入了“功耗限制” 的时代, 功耗成为集成电路设计和制备中的核心问题。
降低功耗有可能替代原来提高集成度、缩小器件尺寸成为未来集成电路发展的驱动力。
低功耗集成电路的实现是一项综合的工程, 需要同时考虑器件、电路和系统的功耗优化, 需要在性能和功耗之间进行折中. 随着集成电路进入纳米尺度, 适于低功耗应用的CMOS 技术平台由于MOSFET 泄漏导致的电流增大、寄生效应严重等问题愈发突出，目前的许多低功耗技术成为了“治标” 的解决方案, 难以从根本上解决集成电路发展中遇到的“功耗限制” 问题, 一定程度上影响了纳米尺度集成电路的可持续发展,本文在深入分析影响集成电路功耗的各个方面的基础上, 介绍了超低功耗集成电路的工艺、器件结构以及设计技术。
【关键词】集成电路设计,低功耗,微电子器件,逻辑设计,物理设计1、引言集成电路技术遵循摩尔定律发展进入了纳米尺度, 功耗带来的挑战日益突出, 已经成为制约集成电路发展的瓶颈问题，微电子技术的发展已经进入了“功耗限制”的时代, 功耗成为集成电路设计和制备中的核心问题，降低功耗有可能替代原来提高集成度、缩小器件尺寸成为未来集成电路发展的驱动力，低功耗集成电路的实现是一项综合的工程,需要同时考虑器件、电路和系统的功耗优化, 需要在性能和功耗之间进行折中。
随着集成电路进入纳米尺度, 适于低功耗应用的CMOS 技术平台由于MOSFET 泄漏导致的电流增大、寄生效应严重等问题愈发突出，目前的许多低功耗技术成为了“治标” 的解决方案, 难以从根本上解决集成电路发展中遇到的“功耗限制” 问题, 一定程度上影响了纳米尺度集成电路的可持续发展. 本文在深入分析影响集成电路功耗的各个方面的基础上,介绍了超低功耗集成电路的工艺、器件结构以及设计技术，目前这种发展趋势至少可以持续到2026 年, 其器件的特征尺寸将缩小至 6 nm，因此, 在未来的较长一段时期内,硅基集成电路仍将是微电子技术的主流,传统集成电路设计, 以更小的面积、更快的速度完成运算任务是不懈努力的目标. 然而随着硅基集成电路技术发展到纳米尺度,面积与时间已经不再是集成电路设计中需要考虑的唯一目标, 功耗带来的挑战日益突出, 已经成为制约集成电路发展的瓶颈问题。
2、集成电路往低功耗方向发展近50年来, 硅基集成电路技术一直沿着摩尔定律高速发展,根据2011 年国际半导体技术发展蓝图(ITRS) 的预测, 目前这种发展趋势至少可以持续到2026 年, 其器件的特征尺寸将缩小至 6 nm。
因此, 在未来的较长一段时期内, 硅基集成电路仍将是微电子技术的主流，传统集成电路设计, 以更小的面积、更快的速度完成运算任务是不懈努力的目标. 然而随着硅基集成电路技术发展到纳米尺度,面积与时间已经不再是集成电路设计中需要考虑的唯一目标, 功耗带来的挑战日益突出, 已经成为制约集成电路发展的瓶颈问题，在诸如手持和便携设备等产品中功耗指标甚至成为第一要素，例如, 苹果公司iPhone4S 手机的双核A5 处理器和三星公司Galaxy S3 手机的四核Exynos 4412 处理器均基于ARM 多核、超低功耗架构Cortex-A9,分别使用45 nm 和32 nm 工艺, 主频为1 GHz 和1.4 GHz，这是由于一方面大多数便携式设备均采用电池供电, 其核心集成电路的功耗成为决定其使用时间的关键因素, 这对集成电路设计提出了苛刻的功耗要求，另一方面, SoC 技术的发展使得所有的处理部件集成到单个芯片成为可能, 这些处理部件可以包括多个不同的处理器核, 不同的功能模块,以及存储单元甚至模拟单元，如此众多的处理部件, 其功耗会全部转化成热能, 使芯片工作温度升高,加剧硅失效, 导致可靠性下降，因此, 微电子技术的发展已经进入了“功耗限制” 的时代, 功耗成为集成电路设计和制备中的核心问题，降低功耗有可能替代原来提高集成度、缩小器件尺寸成为未来集成低功耗集成电路的实现是一项综合的工程, 需要同时考虑器件、电路和系统的功耗优化。
3、更优化的基于平台的设计方法目前面向SOC设计中一种比较流行的方法，但是对于“平台”的定义没有一个统一的标准，不同的组织有不同的定义。
虚拟插座接口联盟将平台以及基于平台的设计定义为：平台是一组关于虚拟组件与体系结构框架的库，在平台中包含一些可集成的并且预先验证的软硬件IP、设计模型、EDA 工具与软件配套工具、库单元等，同时定义了一套通过体系结构探索P集成P验证支持快速产品开发的设计方法学。
基于平台的设计是一种面向集成、强调系统级重用的设计方法，目标是降低开发风险和代价，缩短产品上市的时间。
MPEG-4平台是一个典型的SOC开发平台。
该平台包含一个MPEG-4/JPEG编解码器内核，一个高速CPU 和一些嵌入式硬件模块，如DCT、量化、运动估计和可变长编码。
当该平台与一个数字信号处理器（DSP）配合使用时，它能对多种音乐格式进行编解码，因而是开发DVD播放器、家庭媒体中心以及多媒体播放器等音视产品的理想选择。
平台通过预集成架构，实现把复用模块连接到SOC设计中的通用性，从而缩短了设计时间。
许多公司正在使用基于平台的设计方法。
飞利浦半导体公司已开发出一个数字视频SOC开发平台，其目的是开发机顶盒。
该SOC平台包括一个32位MIPS微控制器核、飞利浦公司自己的Trimedia 核以及MPEG-2 译码器，还包括PCI、UART 及USB 接口电路。
Cadence已经开发了两种SOC平台，一个平台包括一个ARM微处理器核与通用的OAK数字信号处理器。
另外一个平台的目标是蓝牙无线通讯市场。
Infineon公司已经开发了用于无线应用的三模式（triple-model）SOC平台，它包含一个32位的微处理器和一个数字信号处理器等。
Mentor Graphics公司的Platform Express 产生一个用户验证环境，以验证嵌入式处理器周边的接口和相连的周边逻辑。
Platform Express通过对繁琐和带错误倾向设计和验证过程的自动控制，缩短了产品的研发周期，并将设计师的主要精力集中于产品的差别上。
微处理器厂商已经开始提供可特征化的设计（即核平台），包括经过优化、可以与微处理器核连接的存储器、公共的边界及公共接口。
所附加的用户逻辑可以很快地加到这些接口上。
使用Platform Express，设计者可以浏览可供选择的处理器、存储器以及周边逻辑，并将加载到周边编辑器中。
Platform Express还提供了一个可图形化的用户接口，使得用户作为功能框图产生系统。
根据所选择的标准总线，包括AMBA 和VCI，还自动产生元件之间的连接。
Platform Express所支持的基于平台的设计方法不仅产生SOC设计的硬件和软件，它还产生验证设计所需要的用户执行环境，专门为一个特殊设计而定义的一组验证工具称为执行环境。
设计团队应拥有多个设计环境，以完成一个设计硬件和软件的验证。
每一个环境支持工具和验证目标的不同组合，同时提供不同的精度和性能。
Platform Express自动产生设计，同时产生运行设计的软件及测试向量。
然后Platform Express启动验证- 15 -第8 卷第7 期工具，形成初稿，接着进行手工修改。
它还针对设计中的每一个周边电路和存储器元件自动产生诊断码，设计者使用Seamless验证工具进行软硬件协同验证，或者利用MODELSim工具进行RTL级的硬件验证。
Mentor正与领先的半导体公司合作，向流行的SOC设计平台提供Platform Express设计套件（Design kit）。
第一个平台开发商包括Oi半导体和Altera公司。
而且Platform Express 提供了设计者能够设计和验证来自IP供应商的存储器和周边电路的环境。
4、混合信号设计新技术为了全面探讨混合信号设计方法，必须采用模拟电路和系统设计方法。
为了电路设计和设计验证的目的，SPICE或类似SPICE 的电路模拟器需要与Verilog模拟器通信，以实现数字和模拟的协同模拟。
混合信号、混合级的设计支持模拟器可以处理Verilog/Verilog-A和SPICE特性。
一些非标准模拟高级描述语言的Dialect在将来将不能够与IEEE 标准Verilog-A 语言兼容。
利用Verilog 语言，模拟电路和系统的自顶向下设计成为可能。
在SOC设计的早期阶段，它可以作为一个行为级的模型化工具。
一旦完成设计，同样的码组合也能够用做测试码，利用行为级的码，在对其他项目进行少量的修改，并通过验证后，许多预设计的模块可以复用。
这一技术将缩短开发周期，并对电路模块提供系统验证。
模拟电路模块如A D C 、D A C 、锁相环（P L L ）功耗调节器、晶振接口和线驱动器可以作为IP，用于多代产品。
随着技术进步，这些电路级的IP模块将仅仅需要库开发商验证，并放到中心库中，然后，电路设计者将它们集成到完整的芯片中，同时模拟系统可以用先进的模拟高级描述语言描述，这样集成时间可以大大减少。
5、高K/金属栅技术随着MOSFET 器件特征尺寸的缩小, 栅氧化层物理厚度减小使得栅电流增加, 成为一个主要的泄漏电流来源. 针对这一问题, 主要的解决方案是采用高K/金属栅技术. 器件特征尺寸减小的同时, 为了抑制器件短沟道效应, 需要降低器件的等效栅氧化层厚度(EOT) , 增加栅对沟道的控制能力, 而当栅氧化层物理厚度低于 3 nm 时, 直接隧穿效应变得显著, 栅电流急剧增加, 成为泄漏电流的一个主要来源, 解决这个问题的最好办法就是采用高K 材料作为栅介质层, 使得EOT 减小的同时栅介质层的物理厚度可以保持一个较大的值, 从而抑制直接隧穿电流. 为了消除多晶硅耗尽效应, 在高K 栅介质引入的同时, 金属栅也被引入。
Intel 公司的45 nm 及32 nm 技术都采用了高K/金属栅技术. 目前高K/金属栅技术的研究重点主要是需要通过工艺和材料优化进一步提高栅介质层的质量降低栅漏电,以及需要寻找具有更低电阻率且功函数可调工艺兼容性好的栅电极材料及集成工艺等报道了可以在EOT 为0.97 nm 栅压 1 V 将栅电流控制在 2 µA/cm2 以下的氧化铪栅介质工艺技术, 可以满足将EOT 降低至0.5 nm 的需要; 而Kwon 等则实现了适于20 nm 及以下技术节点的低电阻率高填充质量的高K /金属栅技术后栅工艺。