分积 ｐ１（ ｎ） 和 ｐ２（ ｎ） 可分别先垂直相加后再水平相加， 最后的结果是一致的， 得 １０１０。后一种对部分积先进 行水平相加的方法就是查找表法。由于 ＦＩＲ 滤波器的 ｈ（ ｎ） 均为常数， ｘ（ ｎ） 的最低位为 １００１， 则 ｐ１（ ｎ） 的值为 ｈ（ ０） ＋ｈ（ ３） ， 其高位为 １０１０， 则 ｐ２（ ｎ） 的值为 ｈ（ １） ＋ｈ（ ３） 。 因此可利用 ＦＬＥＸ１０Ｋ系列的查找表结构， 先将 ｈ（ ｎ） 的 各种组合存入查找表， 这样卷积运算可用加法来代替。 将 ｐ２（ ｎ） 左移一位与 ｐ１（ ｎ） 相加即可。对于笔者所要实 现的 １６ 阶线性相位 ＦＩＲ 滤波器来说， 需要 ２ 个查找表 来实现， 这是由 ＦＬＥＸ１０Ｋ 系列器件的四输入查找表结 构来决定的。
ＬＵ Ｙｕ－ ｐｅｎｇ， ＱＩＵ Ｈｏｎｇ－ ａｎ， ＴＩＡＮ Ｄｕｏ－ ｈｕａ， ＳＨＡＯ Ｌｉ－ ｑｕｎ
（ Ｃｏｌｌｅｇｅ ｏｆ Ｍａｒｉｎｅ， Ｎｏｒｔｈｗｅｓｔ Ｐｏｌｙｔｅｃｈｎｉｃａｌ Ｕｎｉｖｅｒｓｉｔｙ， Ｘｉ′ａｎ ７１００７２， Ｃｈｉｎａ）
【Ａｂｓｔｒ ａｃｔ】Ｔｈｅ ｄｅｓｉｇｎ ｓｃｈｅｍｅ ｏｆ ＦＩＲ ｌｉｎｅａｒｉｔｙ ｐｈａｓｉｃ ｄｉｇｉｔａｌ ｆｉｌｔｅｒ ｂａｓｅｄ ｏｎ ＦＰＧＡ ｉｓ ｉｎｔｒｏｄｕｃｅｄ． Ｔｈｅ ＦＰＧＡ ｆｏｕｒ
笔者设计的低通滤波器截止频率为 １００ Ｈｚ， 采用 窗函数设计法得到 ｈ（ ｎ） ， 利用 ＭＡＴＬＡＢ 强大的计算功
能 先 求 得 理 想 脉 冲 响 应 ｈｄ（ ｎ） ， 然 后 在 ＭＡＴＬＡＢ 中 调 用窗函数 ｗ（ ｎ） ， 从而计算出 ｈ（ ｎ） 的具体数值。
４ ＦＩＲ 滤波器的 ＶＨＤＬ 描述及仿真
０１１０
ｈ（ １） ＋ｈ（ ２）
ｈ（ ５） ＋ｈ（ ６）
０１１１ １０００ １００１
ｈ（ ０） ＋ｈ（ １） ＋ｈ（ ２） ｈ（ ３）
ｈ（ ０） ＋ｈ（ ３）
ｈ（ ４） ＋ｈ（ ５） ＋ｈ（ ６） ｈ（ ７）
ｈ（ ４） ＋ｈ（ ７）
１０１０ １０１１ １１００
ｈ（ １） ＋ｈ（ ３） ｈ（ ２） ＋ｈ（ ３） ｈ（ ０） ＋ｈ（ １） ＋ｈ（ ３）
电声器件与电路
Ｔ Ｅ ｌｅ ｃ ｔ ｒ ｏ ａ ｃ ｏ ｕ ｓ ｔ ｉｃ Ｐ ａ ｒ ｔ ｓ ａ ｎ ｄ Ｃｉｒ ｃ ｕ ｉ
文章编号： １００２－ ８６８４（ ２００８） ０５－ ００２３－ ０３

基于 ＦＰＧＡ 的数字滤波器的设计与实现 ·实用设计·
陆宇鹏， 邱宏安， 田多华， 邵立群 （ 西北工业大学 航海学院， 陕西 西安 ７１００７２）
该文设计的 １６ 阶 ＦＩＲ 滤波器 由 上 述 模 块 逻 辑 组 成， 其原理如图 ２ 所示。设计系统工作过程为： 由于累 加器频率和采样频率不同， 故用一个计数器作为分频 器。每 ８ 个“ｃｌｋ”时钟产生 １ 个有效的时钟周期。即每 一 个 ｃｌｋ 时 钟 使 “ｃｏｕｔ１０”加 １， “ｃｏｕｔ１０”由 “００００”到 “１０００”， 从而输出 １ 个时钟周期。此时， 一组 ８ ｂｉｔ 二进 制数并行输入， 在第 １ 个有效时钟周期的上跳沿， ８ ｂｉｔ 二 进 制 数 的 最 低 位 ｘｉｎ１８ 经 时 延 器 Ｙ７［３…０］输 出 ， 由 “ｓｅｌ８”的 输 出 “ｓｅｌ８［３… ０］”决 定 存 储 器 中 对 应 的 事 先 算 好存入的数值， 此数值经“ｎｏｍｏｕｔ［１３…０］”输出， 并进入 累加器中； 在第 ２ 个有效时钟周期的上跳沿， ８ ｂｉｔ 二进 制 数 的 第 ２ 位 ｘｉｎ１７ 经 时 延 器 Ｙ６［３… ０］输 出 ， 同 样 由 “ｓｅｌ８”的 输 出 “ｓｅｌ８［３…０］”决 定 的 乘 积 值 ， 送 入 累 加 器 中……直到第 ８ 个有效时钟 周期的上跳沿后， ８ ｂｉｔ 二
２ 系数的量化
Ｍａｔｌａｂ 模拟得到的脉冲成形滤波器的系数都是浮 点数， 转换成定点系数需要进行量化。理论上使量化误 差最小的定点系数在数轴上是均匀分布的， 而 ＣＳＤ 编 码的系数在数轴上是非均匀分布的。存在空隙， 即使无 限增加字长也不能减小这个空隙， 要减小这个空隙只 有增加非零位个数。而非零位个数 Ｌ 非常重要， 直接关 系到硬件规模， Ｌ 每加 １， 每个抽头就需要增加一个加
（ ２） 存储器模块通过编程实现， 利用 ＶＨＤＬ 硬 件 描述语言将事先算好的各模块系数存于逻辑单元中， 以供选择器选择输出送到累加器中进行加法运算。
（ ３） 累加器模块采用文本编辑实现， 利用计数器 的输出状态控制选择加数， 与前一次和的输出反馈值 相加， 共加 ８ 次， 第 ９ 个时钟周期送出结果并使输出保 持不变， 第 １０ 个时钟周期累加器清零。这一模块集中 了前四阶的 ８ 位信号的全部系数， 每采样一次就会有 ８ 个数据（ 每位信号一个数据） 在时钟控制下输出到累 加器中进行累加。
于查找表的 ＦＩＲ 滤波器具有速度快、占用资源少的特点。采用流水线技术对加法运算进行处理， 速度进一步提高。
【关键词】ＦＰＧＡ； ＦＩＲ 滤波器； ＶＨＤＬ； 四输入查找表
【中 图 分 类 号 】 Ｔ Ｎ７１３
【文 献 标 识 码 】 Ａ
Ｄｅｓｉｇｎ ｏｆ ＦＩＲ Ｆｉｌｔｅｒ Ｂａｓｅｄ ｏｎ ＦＰＧＡ
ｈ（ ５） ＋ｈ（ ７） ｈ（ ４） ＋ｈ（ ５） ＋ｈ（ ７）
ｈ（ ６） ＋ｈ（ ７）
１１０１
ｈ（ ０） ＋ｈ（ ２） ＋ｈ（ ３）
ｈ（ ４） ＋ｈ（ ６） ＋ｈ（ ７）
１１１０ １１１１
ｈ（ １） ＋ｈ（ ２） ＋ｈ（ ３） ｈ（ ０） ＋ｈ（ １） ＋ｈ（ ２） ＋ｈ（ ３）
ｈ（ ５） ＋ｈ（ ６） ＋ｈ（ ７） ｈ（ ４） ＋ｈ（ ５） ＋ｈ（ ６） ＋ｈ（ ７）
ｉｍｐｏｒｔ ＬＵＴ ｃｏｎｆｉｇｕｒａｔｉｏｎ ｉｓ ｕｓｅｄ ｔｏ ｍａｋｅ ｕｐ ｏｆ ｖｅｃｔｏｒ ｍｕｌｔｉｐｌｉｃａｔｉｏｎ， ａｎｄ ｔｈｅ ＶＨＤＬ ｓｏｕｒｃｅ ｐｒｏｇｒａｍ ａｎｄ
ｓｉｍｕｌａｔｉｎｇ ｒｅｓｕｌｔｓ ａｒｅ ｇｉｖｅｎ． Ｔｈｅ ｄｅｓｉｇｎ ｅｒｒｏｒ ｃａｕｓｅ ａｎｄ ｉｍｐｒｏｖｉｎｇ ｍｅａｓｕｒｅ ａｒｅ ｄｉｓｃｕｓｓｅｄ． Ｃｏｍｐａｒｅｄ ｗｉｔｈ ｃｏｍｍｏｎ
被乘数 ｈ（ ｎ）
０１ １１ １０ １１
乘数 ｓ（ ｎ）
× １１ ００ １０ ０１
部分乘积 ｐ１（ ｎ）
０１ ００ ００ １１ ＝ １００
部分乘积 ｐ２（ ｎ）
＋ ０１ ００ １０ ００ ＝ ０１１
０１１ ０００ １００ ０１１ ＝ １０１０ 图 １ 无符号并行矢量乘法器的实现
其中， ｈ（ ｎ） 为 ＦＩＲ 滤波器的冲击响应， ｓ（ ｎ） 为 ＦＩＲ 滤波器对称的输入项之和。对应乘数低位和高位的部
【Ｋｅｙ ｗｏｒ ｄｓ】ＦＰＧＡ； ＦＩＲ ｆｉｌｔｅｒ； ＶＨＤＬ； ＬＵＴ
１ 指标的确定和滤波器系数的提取
根据工程实际需要， 选定 ＦＩＲ 的性能指标如下： 采 样频率 ｆｓ＝１ ０００ Ｈｚ； 截止频率 ｆｃ＝１００ Ｈｚ； 类型： 低通； 阶 数： １６ 阶； ８ ｂｉｔ 输入和输出数据宽度。
ＦＩＲ 滤 波 器 的 系 数 可 用 窗 函 数 的 方 法 来 获 得 ， 窗 函数法的基本思想是使其具有最窄主瓣宽度和尽可能 小的旁瓣［１］。笔者选择利用矩形窗进行设计， 因为在编 制 ＬＵＴ 表的过程中运算量较小。若不选择矩形窗而选 择其他窗函数进行设计也是可行的， 因为 ＲＯＭ 的容量 很大， 在编制查找表时， 常常只用到它的一小部分空 间， 只是在编制查找表时计算量会变得很大。
该文的 １６ 阶线性相位的查找表如表 １ 所示。
表 １ １６ 阶线性相位的查找表
ｓ（ ｎ） ００００ ０００１ ００１０
ＬＵＴ１ ０
ｈ（ ０） ｈ（ １）
ＬＵＴ２ ０
ｈ（ ４） ｈ（ ５）
００１１
ｈ（ ０） ＋ｈ（ １）
ｈ（ ４） ＋ｈ（ ５）
０１００ ０１０１
ｈ（ ２） ｈ（ ０） ＋ｈ（ ２）
ｈ（ ６） ｈ（ ４） ＋ｈ（ ６）
【摘 要 】 提 出 了 一 种 基 于 ＦＰＧＡ 的 ＦＩＲ 线 性 相 位 滤 波 器 设 计 方 案 ， 充 分 利 用 ＦＰＧＡ 四 输 入 查 找 表 ＬＵＴ 结 构 构 成
向量乘法器， 给出了对应的 ＶＨＤＬ 源 程序 及 仿 真结 果 ， 并 讨论 了 设 计误 差 原 因及 改 进 措施 。与 普 通滤 波 器 相比 ， 基
法运算。 ｈ（ ｎ） 是通过窗函数求得的， 在实际编写查找表时，
由于数据全部采用二进制的补码形式， 因此若不改变 表中 ｈ（ ｎ） 的形式直接编制， 则得到的结果会因为个别 数据产生溢出而发生错误， 如当有 ２ 个同符号数相加 时就可能产生溢出， 溢出现象是由于得到运算结果超 出了 ８ ｂｉｔ 补码所能表示的数据范围。
ｆｉｌｔｅｒ， ｔｈｅ ｆｉｌｔｅｒ ｂａｓｅｄ ＬＵＴ ｈａｓ ｔｈｅ ａｄｖａｎｔａｇｅｓ ｏｆ ｑｕｉｃｋ ｓｐｅｅｄ ａｎｄ ｌｅｓｓ ｒｅｓｏｕｒｃｅ． Ｔｈｅ ｐｒｏｄｕｃｔｉｏｎ ｌｉｎｅ ｔｅｃｈｎｏｌｏｇｙ ｉｓ
ｅｍｐｌｏｙｅｄ ｔｏ ｃａｒｒｙ ｏｕｔ ｔｒｅａｔｍｅｎｔ ｏｎ ａｄｄｉｔｉｏｎ ａｒｉｔｈｍｅｔｉｃ， ａｎｄ ｔｏ ｉｍｐｒｏｖｅ ｓｐｅｅｄ．
（ ４） 控制器模块的作用是产生控制信号对延迟、 数据存储以及累加器模块进行控制， 以使它们按一 定 的 形 式 组 合 在 一 起 实 现 滤 波 器 的 功 能 。控 制 器 模 块 在 接 收 到 Ａ／Ｄ 转 换 结 束 信 号 后 ， 依 此 产 生 延 迟 控 制 信 号 、存 储 控 制 信 号 、累 加 控 制 信 号 和 滤 波 结 果 输 出 信号等各种控制信号， 使上述模块按照一定的时序 进行操作。
进制数与 ｈ（ ０） ， ｈ（ １） ， ｈ（ ２） ， ｈ（ ３） 的 各 种 可 能 乘 积， 而 第 ２ 个存储器中存储的是 ｈ（ ４） ， ｈ（ ５） ， ｈ（ ６） ， ｈ（ ７） 分别 与每个 ８ ｂｉｔ 二进制数所有可能的乘积。将 ２ 个存储器 的输出进行移位相加， 其输出即为最后数值。