Ｋｅｙ ｗｏｒｄｓ：ｄａｔａ ａｃｑｕｉｓｉｔｉｏｎ；ＦＰＧＡ；Ａ／Ｄ
ＰＣＩ０４作为一种国际标准的控制总线，在测试和控 制中得到了广泛应用，但目前市场上与之配套的同步 数据采集卡还很少。基于ＰＣＩ０４总线的高精度数据采集 卡的主要功能是把外界模拟信号的电压参量经过Ａ／Ｄ 转换器转换成数字量，并把转换结果存储以便分析处 理。本文所述采集卡采用了ＡＤ公司推出的高速、低功 耗、四通道同步采样１２位并行接口的Ａ／Ｄ转换器 ＡＤ７８６４，用ＦＰＧＡ进行逻辑功能控制和数据缓存，使得 该数据采集卡硬件电路极为简单。 １数据采集卡的原理及组成
降沿来表示。此时片选信号／ＣＳ端接地，由读信号／ＲＤ读出
数据。当读信号／ＲＤ和片选信号／ＣＳ同时保持低电平时
才可读数据，读操作在工作时要确保写信号，ＷＲ处于高
电平。每次读数据操作增加输出数据寄存器指针，读完
最后一个转换数据时，将输出数据寄存器指针复位。写
操作主要完成工作模式的设置，一般只在初始化或转换
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图３中断产生电路
２．２．３主机读取数据电路 当主机响应了读中断请求之后，就会开始从ＦＩＦＯ
中取数，但是六个ＦＩＦＯ的工作基本保持一致，所以存在 主机先从哪一个ＦＩＦＯ中读取数据的问题，因此需要设 计一个数据选择读取电路，如图４所示。
图中数据选择电路通过三位地址ａ０、ａ１、ａ２来对六 个ＦＩＦＯ的六路数据选择输出。 ２．２．４ ＡＩＤ转换启动信号发生电路
品中。系统通过ＦＰＧＡ来实现高速数据缓存及逻辑控
制。采用的器件是ＦＩ正Ｘ１Ｋ系列的ＥＰＩＫ３０ＴＣｌ４４—１器
件，其最大工作频率为４０ＭＨｚ，消耗１ ５３３个ＬＣ，平均编
码时间为２０个时钟周期。ＦＰＧＡ除了要满足相应的时
序要求外，还要求控制数据的位数和Ａ／Ｄ转换器的位
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一个跟随器，使输入信号在被滤波之前先经过隔离，Ａ／ Ｄ采集模块主要采用三片ＡＤ７８６４—１来实现１２通道的 同步采样。逻辑控制及数据缓存模块是在‘ＦＰＧＡ内部编 程实现的。在数据送人ＰＣＩ０４总线时，７４ＬＳ２４５在ＰＣＩ０４ 总线与ＦＰＧＡ之间也起驱动的作用。在ＰＣＩ０４总线与 ＦＰＧＡ不进行数据传输时，７４ＬＳ２４５呈高阻状态，这样可 以防止主机与采集卡间的数据相互干扰。 ２硬件电路设计
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采集卡包括模拟输入、Ａ／Ｄ采集、数据缓存及基于 ＰＣＩ０４接口的数据传输四部分，其核心设计是Ａ／Ｄ采集、 数据缓存部分。数据采集卡系统结构框图如图１所示。
该采集卡采用ＬＭ３２４对模拟输入信号进行隔离，它 的功能实现是在滤波器ＭＡＸ２７４的每个输入端前设计
图１采集卡系统框图
《电子技术应用》２００８年第６期
数相匹配。数据缓存区要求既要有与Ａ／Ｄ芯片的接口， 又要有与系统主机的接口以提高数据吞吐率，因此通过 ＥＰｌＫ３０ＴＣｌ４４—１芯片内置的先进先出（ＦＩＦＯ）缓冲存储 器实现数据高速传输。为此设计了地址译码、读／写数据 寄存器、控制通道寄存器、启动触发器和中断响应寄存 器，所有的操作都是通过读写相应的寄存器实现。下面 将介绍ＦＰＧＡ内部的各个设计模块。 ２．２．１向ＦＩＦＯ写数据的电路
利用ＦＰＧＡ实现的多通道同步数据采集卡
田多华，邱宏安，陆宇鹏，邵立群 （西北工业大学，陕西西安７１００７２）
摘要：介绍了一种基于ＰＣＩ０４总线的多通道高速同步数据采集卡的设计方法，硬件上采用 ＦＰＧＡ进行控制逻辑设置和数据缓存的实现，简化了硬件电路，同时也提高了其使用的简易性和配 置的灵活性，具有准确和快速的特点。
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《电子技术应用》２００８年第６期
的读写切换的，其仿真结果分别如图６ 圆７ Ｉ翻Ｑ ６Ｅ；
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通道切换时进行。而进行数据采集的操作只要给出启动
命令，启动设置的通道进行同步采集，待所有的数据转
换结束后自动发出中断请求信号，然后进行相应通道的
数据读取即可。 ２．２ ＦＰＧＡ内部电路设计
随着现场可编程门阵列（ＦＰＧＡ）技术的飞速发展，
ＦＰＧＡ的应用日益广泛，它具有更高的密度、更快的工作
速度和更大的编程灵活性，被广泛应用于各种电子类产
在本电路中还有一个ＡＩＤ转换启动信号／ｃｏｎｖｓｔ的 产生电路，三片ＡＤ７８６４—１使用同一个启动信号／ｃｏｎｖｓｔ，
在／ｃｏｎｖｓｔ的上升沿转换开始。在第一次启动Ａ／Ｄ芯片 时，需要分配一个地址来启动Ａ／Ｄ芯片，一旦启动成 功，下一次的／ｃｏｎｖｓｔ主要由三片ＡＤ７８６４—１的ＢＵＳＹ信号 来产生，因为在Ａ／Ｄ转换过程中，ｂｕｓｙ信号都为高电 平，当转换结束后，ｂｕｓｙ变低电平。所以只要三片 ＡＤ７８６４—１的ｂｕｓｙ信号都为低电平时，表明１２路转换结 束，需要再次启动转换。该局部电路如图５所示。
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关键词：数据采集；现场可编程门阵列；模数转换
Ｄｅｓｉｇｎ ｏｆ ｍｕｌｔｉ－ｃｈａｎｎｅｌ ｓｉｍｕｌｔａｎｅｏｕｓ ｄａｔａ ａｃｑｕｉｓｉｔｉｏｎ ｍｏｄｕｌｅ ｂａｓｅｄ ｏｎ ＦＰＧＡ
ＴＩＡＮ Ｄｕｏ Ｈｕａ，ＱＩＵ Ｈｏｎｇ Ａｎ，ＬＵ Ｙｕ Ｐｅｎｇ，ＳＨＡＯ Ｌｉ Ｑｕｎ
（Ｎｏｒｔｈｗｅｓｔｅｒｎ Ｐｏｌｙｔｅｃｈｎｉｃａｌ Ｕｎｉｖｅｒｓｉｔｙ，Ｘｉ’ａｎ ７１００７２，Ｃｈｉｎａ）
本设计的大量工作都是在ＦＰＧＡ内部实现的，简化 了硬件电路，同时也提高了其使用的简易性和配置的 灵活性，具有准确和快速的特点。 ３仿真结果
ＦＰＧＡ内部电路的设计采用ＶＨＤＬ硬件描述语言实 现，并在ＡＬＴＥＲＡ公司的ＭＡＸ＋ｐｌｕｓ ｌＩ软件上编译仿真。 采用全局同步时钟，避免了毛刺的产生，保证了信号的 稳定性，本文介绍的两个ＦＩＦＯ工作原理为乒乓式存储 的原理，采用这种存储方式，主要是考虑到由于转换通 路比较多，若每片Ａ／Ｄ只对应一片ＦＩＦＯ，当主机不能及 时读走ＦＩＦＯ中的数据时，Ａ／Ｄ转换就不能正常进行，这 就会影响数据的传输速度，也很容易使数据丢失。而采 用两片ＦＩＦＯ的乒乓式存储之后，写满一片ＦＩＦＯ，在主 机来不及读走数据时，可以将数据打人第二片ＦＩＦＯ，这 样可以起到一个缓冲作用，不会由于数据的读取而影响 整个系统的正常工作。该电路的设计是利用写满标志、
ｗｒｆｕｌｌｌａ？ｗｒｒｅｑｌａ、ｒｄｅｑｌａ、ｒｄｅｍｐｔｙｌａ、ｗｒｆｕｌｌｌｂ？ｗｒｒｅｑｌｂ？ ｒｄｒｅｑｌｂ、ｒｄｅｍｐｔｙｌｂ分别是ａ和ｂ的写满标志位、写请求 信号、读请求信号、读空标志位。通过７４１３９译码器，使 ｗｒｆｕｌｌｌａ、ｗｆｆｕｌｌｌｂ、ｒｄｅｍｐｔｙｌａ、ｒｄｅｍｐｔｙｌｂ联合作用控制ＦＩＦＯ 的读写操作。译码器作用的结果是只要Ａ的ｗｒｆｕｌｌｌａ为 低，数据就一直写入Ａ中，当ｗｒｆｕｌｌｌａ为高时，切换数据 流向，开始向Ｂ写数据。当ｗｒｆｕｌｌ标志为高电平时，表明 ＦＩＦＯ达到半满，向系统申请中断，总线响应中断，立即 启动读ＦＩＦＯ中的数据，当读到空时，Ｅｍｐｔｙ标志有效， 停止读入操作。
整个系统硬件是把１２通路的Ａ／Ｄ同步采集设计在 一块电路板上，包括滤波、Ａ／Ｄ转换、数据缓存、ＦＰＧＡ逻 辑控制以及总线接口，本文主要介绍Ａ／Ｄ采集电路和 ＦＰＧＡ内部电路的设计与实现。 ２．１ Ａ／Ｄ采集模块
ＡＤ７８６４是ＡＤ公司推出的高速、低功耗、四通道同 步采样１２位并行接口的Ａ／Ｄ转换器，它可以用于马达 控制、非中断电源控制、数据采集和通讯等。
《电子技术应用》２００８年第６期
万方数据
２．２．２中断请求发生电路
现 号 来 求
和
——
二 请 中
的ＦＩＦＯ依次读数。这里使用一个中断请求而不是三个 中断请求的原因是由于三个中断请求会由于优先级问题 发生冲突等待，使读数据混乱，不利于数据的读取存储， 还有可能因为等待时间过长而影响了采集速率。
ｗｒｆｕＵｌａ
首先是六片ＦＩＦＯ，分为三组，即每片Ａ／Ｄ对应两个 ＦＩＦＯ，本文只以第一片ＡＤ７８６４—１为例来说明ＦＩＦＯ对数 据的存储过程，在ＦＰＧＡ内部电路图中截取一组ＦＩＦＯ 来进行描述，如图２所示。
图中ｉｎｌ［１１．．０】表示第一片Ａ／Ｄ转换后的１２位数 据线，分别与两片ＦＩＦＯ的ｄａｔａ［］连接，ቤተ መጻሕፍቲ ባይዱ为是把Ａ／Ｄ转换 的数据写入ＦＩＦＯ，Ａ／Ｄ的转换模式是转换完一路就向 ＦＩＦＯ写数据，所以将ＦＩＦＯ的写时钟ｗｒｃｌｏｃｋ与Ａ／Ｄ的／ｅｏｃ 连接，当／ｅｏｃ为低时，表明有一路转换结束，开始向ＦＩＦＯ 写入数据。每片ＡＤ７８６４一ｌ对应两片ＦＩＦＯ Ａ和Ｂ，