集成电路设计流程 . 集成电路设计方法 . 数字集成电路设计流程 . 模拟集成电路设计流程 . 混合信号集成电路设计流程 . SoC芯片设计流程 State Key Lab of ASIC & Systems, Fudan University
集成电路设计流程 . 集成电路设计方法 . 数字集成电路设计流程 . 模拟集成电路设计流程 . 混合信号集成电路设计流程 . SoC芯片设计流程 State Key Lab of ASIC & Systems, Fudan University
正向设计与反向设计 State Key Lab of ASIC & Systems, Fudan University
自顶向下和自底向上设计 State Key Lab of ASIC & Systems, Fudan University
Top-Down设计 –Top-Down流程在EDA工具支持下逐步成为 IC主要的设计方法 –从确定电路系统的性能指标开始，自系 统级、寄存器传输级、逻辑级直到物理 级逐级细化并逐级验证其功能和性能 State Key Lab of ASIC & Systems, Fudan University
Top-Down设计关键技术 . 需要开发系统级模型及建立模型库，这些行 为模型与实现工艺无关，仅用于系统级和RTL 级模拟。 . 系统级功能验证技术。验证系统功能时不必 考虑电路的实现结构和实现方法，这是对付 设计复杂性日益增加的重要技术，目前系统 级DSP模拟商品化软件有Comdisco，Cossap等， 它们的通讯库、滤波器库等都是系统级模型 库成功的例子。 . 逻辑综合--是行为设计自动转换到逻辑结构 设计的重要步骤 State Key Lab of ASIC & Systems, Fudan University bottom-Up . 自底向上(Bottom-Up)设计是集成电路和PCB 板的传统设计方法,该方法盛行于七、八十年 . 设计从逻辑级开始，采用逻辑单元和少数行 为级模块构成层次式模型进行层次设计，从 门级开始逐级向上组成RTL级模块，再由若 于RTL模块构成电路系统 . 对于集成度在一万门以内的ASIC设计是行之 有效的,无法完成十万门以上的设计 . 设计效率低、周期长，一次设计成功率低 State Key Lab of ASIC & Systems, Fudan University
Top-Down设计与Bottom-Up设计比较 . 设计从行为到结构再到物理级，每一步部进 都进行验证,提高了一次设计的成功率 ..提高了设计效率，缩短了IC的开发周期， 降低了产品的开发成本 . 设计成功的电路或其中的模块可以放入以后 的设计中提高了设计的再使用率(Reuse) State Key Lab of ASIC & Systems, Fudan University
基于平台的设计方法 ..ADD：Area Driving Design面积驱动设计 ..TDD：Time Driving Design时序驱动的设计 ..BBD：Block Based Design ..PBD：Platform Based Design，开发系列产品，基 于平台的设计方法
State Key Lab of ASIC & Systems, Fudan University State Key Lab of ASIC & Systems, Fudan University State Key Lab of ASIC & Systems, Fudan University 集成电路设计流程 . 集成电路设计方法 ..数字集成电路设计流程 ..模拟集成电路设计流程 ..混合信号集成电路设计流程 ..SoC芯片设计流程 State Key Lab of ASIC & Systems, Fudan University State Key Lab of ASIC & Systems, Fudan University 数字集成电路设计流程数字集成电路设计流程
数字集成电路设计流程 1. 设计输入 电路图或硬件描述语言 2. 逻辑综合 处理硬件描述语言，产生电路网表 3. 系统划分 将电路分成大小合适的块 4. 功能仿真 State Key Lab of ASIC & Systems, Fudan University
数字集成电路设计流程 5.布图规划 芯片上安排各宏模块的位置 6.布局 安排宏模块中标准单元的位置 7.布线 宏模块与单元之间的连接 8.寄生参数提取 提取连线的电阻、电容 9.版图后仿真 检查考虑连线后功能和时序是否正确 State Key Lab of ASIC & Systems, Fudan University
数字集成电路设计工具 . 主要的EDA vendor
– Synopsys：逻辑 综合，仿真器， DFT – Cadence：版图 设计工具，仿真 器等 – Avanti：版图设 计工具 – Mentor：DFT， 物理验证工具 – Magma: BlastRTL, Blast Fusion State Key Lab of ASIC & Systems, Fudan University
选择设计工具的原则 ..只用“sign-off”的工具 – 保证可靠性，兼容性 ..必须针对芯片的特点 – 不同的芯片需要不同的设计工具 ..了解设计工具的能力 – 速度、规模等 State Key Lab of ASIC & Systems, Fudan University
设计工具的选择 ..设计输入 – 任何文本编辑工具 – Ultraedit, vi, 仿真器自带编辑器… ..RTL级功能仿真 – Modelsim (Mentor), – VCS/VSS（ Synopsys ） – NC-Verilog（ Cadence） – Verilog-XL （ Cadence） State Key Lab of ASIC & Systems, Fudan University
设计工具的选择 ..逻辑综合 – Cadence: Ambit, PKS; – Synopsys: Design Compiler; – Magma: Blast RTL ..物理综合 – Synopsys: Physical CompilerMagma: Blast Fusion State Key Lab of ASIC & Systems, Fudan University
设计工具的选择 . 形式验证工具 – Formality（Synopsys） – FormalPro（Mentor） . Floorplanning /布局/布线 – Synopsys: Apollo, Astro, – Cadence: SoC Encounter, Silicon Ensemble . 参数提取 . Cadence: Nautilus DC . Synopsys: Star-RC XT
. 时序验证 – Cadence: Pearl Synopsys: PrimeTime State Key Lab of ASIC & Systems, Fudan University
设计工具的选择 . DRC/LVS – Dracula (Cadence) – Calibre (Mentor ） – Hercules (Synopsys) . 可测试性设计(DFT)编译器和自动测试模式生成 – Synopsys: DFT编译器,DFT Compiler;自动测试生 成(ATPG) 与故障仿真, Tetra MAX – Mentor: FastScan . 晶体管级功耗模拟 – Synopsys: PowerMill State Key Lab of ASIC & Systems, Fudan University
中国大陆EDA 工具的使用状况 State Key Lab of ASIC & Systems, Fudan University
集成电路设计流程 ..数字集成电路设计流程 ..模拟集成电路设计流程 ..混合信号集成电路设计流程 ..SoC芯片设计流程 State Key Lab of ASIC & Systems, Fudan University
模拟集成电路设计流程 State Key Lab of ASIC & Systems, Fudan University Schematic Entry Simulation Layout entry RC extraction Postlayout simulation Start Finish Full-chip DRC/LVS
Online DRC
“ 集成电路导论” 扬之廉 State Key Lab of ASIC & Systems, Fudan University
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