OE为有效电平（低电平）时，正常输出； 为无效电平（高电平）时，输出高阻
❖ ALE为8088/8086地址锁存允许, 高电平有效, 输出,复用线上出现地址时为高电平
锁存器的DI0-DI7与CPU的地址/数据复用 线相连，STB与ALE相连。ALE为正脉冲 时，输出地址；为低电平时，输出锁存， 与数据无关
A19~A16
S6 ~ S3
BHE A15 ~ A0
S7 D15 ~ D0
最小模式下的时序操作小结
一个基本总线周期由T1~T4组成； T1状态：ALE、M/IO、DT/R有效，分时复用线上传送
地址信息； T2状态：RD、WR、DEN信号有效。对读操作，数据线
呈高阻；对写操作，直接出现输出数据； T3状态：在T3的前沿检测READY，若有效，则读操作出
一、8086通用引脚信号
1
40
VCC
2
39 AD15 INTR可屏蔽中断请求
3 4
38
A16/S3
37
A17/S4
信号(输入、高有效)
5 6
36 35
A18/S5 A19/S6
NMI非屏蔽中断请求
7 8
34
BHE/S7
33
MN/MX
(输入，上升沿触发)
8086
9 10
32 31
RD HOLD*
RESET复位信号(输
DI1
2
19
DO0
DI2
3
18
DO1
DI0
DI3
4
17
DO2
DI1 OE
DI4
5 8282 16
DO3
DO0
DI5
6
15
DO4
DO1
DI6
7
14
DO5
直通
保持 高阻
DI7 OE
8 9
13
DO6
12
DO7
74LS373的功能与8282相同 GND
10
11
STB
地址锁存功能
STB为高电平期间，输出等于输入；为下 降沿时，输出锁存，与输出无关
件 BIU
20位地 地址加法器 址总线
CS
IP
16
DS
暂存器 位
SS
数
ES
据
总
总
线
控
总 线
功 能
SI
内部总线16位
线制
结
暂存器 E
逻
构 图
U
指令队列
ALU
控 制
8位队 列总线
123
8088
4
5
6
辑
标志寄存器
器
8086
GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND
最 小 模 式 总 线 连 接
2.5 8086总线时序
时序图：描述某一操作过程中，芯片/总线上有 关引脚信号随时间发生变化的关系图 总线周期：执行一个总线操作所需要的时间 一个基本的总线周期通常包含 4 个T状态
时钟周期
Tw状态用来等待内存或I/O接口的响应
T1
T2
T3 Tw T4
T1
T2 T3 T4
第二章 微处理器与系统结构
2.1 微处理器主要性能指标 2.2 8086/8088微处理器 2.3 8086系统的组成 2.4 存储器组织 2.5 8086总线时序
8086
8086CPU
通用寄存器
AX AH AL BX BH BL CX CH CL DX DH DL
SP BP DI
执总 行线 部接 件口 EU 部
现输入数据；若READY无效，持续其他各控制信号，加 入若干个等待态Tw，并在每个Tw前沿继续检测READY， 直至READY有效为止； T4状态：接收数据，将各控制信号驱动为无效，进入无 源状态，为下一个总线周期做好准备。
11
30
HLDA*
入，高电平有效)
12
29
WR*
13 14
28 27
M/IO* DT/R*
CLK时钟输入端
15 16
26 25
DEN* ALE*
MN/
最小/最大模
17
24
INTA*
18
23
TEST
式控制输入端
19
22
READY
20
21
RESET
地址锁存器
8282引脚信号 DI0 1
20
VCC
STB
A19~A16
S6 ~ S3

BHE/S7 AD15~AD0
ALE RD
DT/R DEN
BHE A15 ~ A0
S7 D15 ~ D0
单CPU系统8086读操作 总线周期时序
最小模式下存储器或I/O的写周期时序
CLK M/IO A19~A16/S6~S3
T1
T2
T3
T4
低：I/O 高： M
A19~A16
总线周期
总线周期
两个总线周期之间 执行空闲周期Ti
读周期——总线读操作（对存储单元或I/O端口） 写周期——总线写操作（对存储单元或I/O端口） 中断响应周期——中断响应操作 空闲周期——总线空操作
最小模式下存储器或I/O的读周期时序
CLK M/IO A19~A16/S6~S3
T1
T2
T3
T4
低：I/O 高： M
Ti Ti
T1
T2 T3
Tw Tw T4
Ti
T1
总线周期
总线周期
典型的8086总线周期序列
在两个总线周期 之间执行空闲周期Ti
典型的总线周期示意
时钟周期
Tw ：用于等待内存或 I/O 端口的响应
T1 T2 T3 Tw T4 T1 T2 T3 T4
Ti Ti T1
T2 T3
Tw Tw T4
Ti T1
S6 ~ S3
BHE/S7 AD15~AD0
ALE WR
DT/R DEN
BHE A15 ~ A0
S7 D15 ~ D0
单CPU系统8086写操作 总线周期时序
CLK M/IO A19~A16/S6~S3
BHE/S7 AD15~AD0
ALE RD
READY
等待态Tw的插入
T1
T2
T3
TW
T4
低：I/O 高： M