读 取 P5上 的 高 八 位 数 据 32路 通 道 已 依 次 采 完 ? 否 存 储 器 已 满 ？ 否 存 低 八 位 数 据 是 地 址 指 针 指 向 存 储 器 首 单 元 是
输 出 模 拟 通 道 地 址
地 址 指 针 指 向 存 储 器 首 单 元
置 R/C=1
存 储 地 址 加 一
系统软件设计（AD部分采用外部中断版本）
主函数流程图如下
开 始 延 时 50ms 是
初 始 化
存 储 器 已 满 ？
Hale Waihona Puke 延 时 8us否 存 低 八 位 数 据
地 址 指 针 指 向 存 储 器 首 单 元
置 R/C=1 存 储 地 址 加 一 读 取 P4上 的 低 八 位 数 据 模 拟 通 道 地 址 加 一
系统硬件设计
五、片外存储 选用µPD43256B，它是32Kx8的SRAM.
1、P2.0——P2.6作片外RAM 的高7位地址线，P2.7与RAM 的片选端相连输出片选信 号 ——可知，RAM地址为 0000H——7FFFH
2、P0口做数据地支复用线
系统硬件设计
六、USB接口
选用国产芯片CH372，它是一个 USB总线的通用设备接口芯片。在本地端，CH372 具有 8位数据总线和读、写、片选控制线以及中断输出，可以方便地挂接到单片机系统总线上； CH372内置了USB通讯中的底层协议，具有省事的内置固件模式和灵活的外置固件模式。 在内置固件模式下，CH372自动处理默认端点0的所有事务，本地端单片机只要负责数据交换， 所以单片机程序非常简洁。在外置固件模式下，由外部单片机根据需要自行处理各种USB 请求， 从而可以实现符合各种USB 类规范的设备。 本系统采用内置固件模式。 1、P0口做 CH372的八位数据线 2、74HC573的Q0与CH372的控 制端A0相连，控制是向CH372写 命令还是数据（当 A0=1 时可以 写命令，当 A0=0 时可以读写数 据） 3、P2.4，P2.5，P2.6，P2.7分 别与74HC138的的A0，A1，A2 和E3端相连，Y3端与CH372的 片选端CS相连,输出CH372的使 能信号4、可知CH372的地址为 Bxx1H和Bxx0H,此处选择BFF1H 和BFF0H
片外SRAM、 CH372和两个 74HC573无地址重 叠
7
系统硬件设计
8
七、ISP下载电路
本设计选用STC89C52单片机，支持ISP功能。
VCC V3_340 C15 22uf C16 0.1uf C17 0.01uf GND
U23 1 2 3 4 5 6 7 8 9 10 CKO ACT# TXD RXD V3 UD+ UDGND XI XO NOS# Vcc R232 NC RTS# DTR# DCD# RI# DSR# CTS# 20 19 18 17 16 15 14 13 12 11
U18 GND P0.0 P0.1 P0.2 P0.3 P0.4 P0.5 P0.6 P0.7 GND 1 2 3 4 5 6 7 8 9 10 OE D0 D1 D2 D3 D4 D5 D6 D7 GND 74HC573 U19 P2.4 P2.5 P2.6 1 2 3 4 5 6 7 8 A0 VCC A1 Y0 A2 Y1 E1 Y2 E2 Y3 E3 Y4 Y7 Y5 GND Y6 74HC138 16 VCC 15 OE1 14 OE2 13 12 CS 11 10 9 VCC Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 LE 20 VCC 19 Q0 18 Q1 17 Q2 16 Q3 15 Q4 14 Q5 13 Q6 12 Q7 11 ALE
三、I/O扩展
74HC573是74HC373的替代品，引脚分布较规则，利于布线。让LE端始终为高电平，通 过改变输给使能端的信号控制信号的通断。具体电路如图所示。地址为：低八位是 8XXXXH，高八位是9XXXXH,这里取8FFFH和9FFFH。
U21 OE1 D0 D1 D2 D3 D4 D5 D6 D7 GND 1 2 3 4 5 6 7 8 9 10 OE D0 D1 D2 D3 D4 D5 D6 D7 GND 74HC573 VCC Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 LE 20 19 18 17 16 15 14 13 12 11 VCC P0.0 P0.1 P0.2 P0.3 P0.4 P0.5 P0.6 P0.7 VCC OE2 D8 D9 D10 D11 D12 D13 D14 D15 GND 1 2 3 4 5 6 7 8 9 10
系统硬件设计
七、ISP下载电路
U20 LVCC VCC 1 2 3 switch6 6 5 4 LGND GND
ISP下载需要单片机冷启动， 即把电源和地都断开，这里 用一个六角的自锁开关实现， 其中VCC和GND为电源端， LVCC和LGND为单片机的电 源端。如图所示。
系统硬件设计
八、单片机模块电路
数据采集系统方案的确立
——常用系统介绍
3、单A/D多通道同步采集系统
这种方法能保证多路信号的同步采集，也能用于高速采样，而且电路简单，成本 不高，但是各个通道之间容易相互干扰。
本系统采用第一种方案， 即多路非同步数据采集系统
系统硬件设计
一、电源模块
之前：由于7805标准输入电压是10V，我输入的是12V，7805发热严重；
系统主要技术指标
1、输入通道数：32通道 2、信号动态范围：0—5V、0—3V、 0—10V、±5V 3、数据采样速率：2KHZ 4、ADC分辨率：12—16位 5、接口形式：USB2.0
系统设计主要包括的内容
1、数据采集系统方案的确立
2、系统硬件设计
3、系统软件设计
数据采集系统方案的确立
——常用系统介绍
RXD TXD V3_341 D+340 D-340 GND Y3
U24 GND GND GND D+ DVCC USB 6 5 4 3 2 1 GND
D+340 D-340
C18 22p
12M
C19 CH340_T 22p
如图所示是ISP下载电路。 CH340 提供了常用的串口信 号，C17容量为 4700pF到 0.02μF，用于CH340内部电 D 源节点退耦，C16容量为 0.1μF，用于外部电源退耦。 晶体Y3、电容 C18 和 C19 用于时钟振荡电路。Y3 是频 率为12MHz 的石英晶体， C18 和 C19 是容量为22pF 的独石或高频瓷片电容。它 输出的就是TTL电平，无需 再进行电平转换。
系统硬件设计
四、AD转换 选用AD转换芯片ADS7805，它是16位采样AD转换器，内置16位逐次逼近式寄 存器、采样保持器、参考电压、时钟、数字接口、信号调理电路以及三台输出驱 动电路采样频率为100KHZ（两次采样之间间隔10us），+5V单电源供电，模拟 输入范围为-10V—+10V，转换最多在8us内完成，精度也满足要求。 1、P1.5与ADS7805的R/非C 端相连，位操作，控制 ADS7805是进行AD转换还是 输出转换后的数据 2、两个并行I/O扩展芯片用来 接收ADS7805输出的高八位和 低八位数据 3、P2.4，P2.5，P2.6，P2.7 分别与74HC138的的A0，A1， A2和E3端相连，其Y0、Y1端 分别输出I/O扩展口的使能信号, 顾地址为：低八位是8XXXXH ，高八位是9XXXXH,这里取 8FFFH和9FFFH。
由于AD转换至多在8us内完成，所以可在启动转换后延时8us直接读数，ADS7805输出的为补码，补 码转原码由计算机读出数据后转换；存储数据时,从存储器的第一个存储单元开始，将数据依次存入 各个存储单元，先存低八位数据后存高八位数据;数据存储完毕后，修改模拟开关地址和存储单元地 址，以进行下一个通道的信号的AD转换并存储数据；如果数据已经存入最后一个存储单元，则下一 个数据存入第一个存储单元，如此循环下去。
1、多路非同步数据采集系统
这种方法用在被采集的多路信号之间没有严格的时序关系的时候，不适合 用来实现对高速信号的采集，也不能实现多路信号的同步采集。
数据采集系统方案的确立
——常用系统介绍
2、多A/D实现多通道并行采样系统
这种方法用于多个高频高速数据并行采集。该系统需要多片ADC芯片来实现多路 信号并行采集，各路信号基本上不互相干扰，采集速度也有明显的提高，但是由 于使用的芯片较多，导致电路结构复杂，体积庞大，而且价格昂贵。
U15 P1.5 P1.6 P1.7 RST RXD TXD INT0 INT1 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 P1.5 P1.6 P1.7 RST RXD/P3.0 INT2/P4.3 TXD/P3.1 INT0/P3.2 INT1/P3.3 T0/P3.4 T1/P3.5 WR/P3.6 RD/P3.7 XTAL2 XTAL1 GND P4.0 P2.0 P2.1 P2.2 P2.3 P2.4 STC89C52 LVCC SVCC XTAL1 12MHZ K1 R2 200 R3 10K C12 10uf RST C13 47pf C14 47pf Y2 XTAL2 P1.4 P1.3 P1.2 T2EX/P1.1 T2/P1.0 INT3/P4.2 Vcc P0.0 P0.1 P0.2 P0.3 P0.4 P0.5 P0.6 P0.7 P4.6 P4.1 ALE/P4.5 P4.4 P2.7 P2.6 P2.5 44 43 42 41 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 P1.4 P1.3 P1.2 P1.1 P1.0 LVCC P0.0 P0.1 P0.2 P0.3 P0.4 P0.5 P0.6 P0.7