高速数模转换器的设计思路及应用考虑(上) 北京市英赛尔器件集团(100044)高 工 中国科学院长春物理研究所(130021)徐 健

摘 要： 在分析影响高速数模转换器的主要问题(毛刺和无杂散动态范围)基础上，总结出四种基本电路结构的设计思路及应用考虑。 关键词： 毛刺 无杂散动态范围 全译码式DAC 分段式DAC 插值式DAC

1 概述 随着通信事业、多媒体技术和数字化设备的飞速发展，促进了高速(一般指更新速率大于1MS PS)数模转换器(DAC)有了长足进步，牵动着DAC制造商研制出许多新结构、新工艺及各种特殊用途的高速DAC。譬如用于通信系统信号发送信道的TxDAC,用于CRT光栅扫描系统的Video DAC,用于CD唱机再现音频信号的Audio DAC。有些Video DAC内部含有调色板存储器并且 具备图形显示系统常用功能的DAC又称作RAMDAC。高速DAC的应用领域主要有三个方面：(1)数字化仪器，包括波形重建和任意波形发生器；(2)直接数合成(DDS)，包括接收器本机振荡器、跳频无线电设备、通信系统、正交调制(QAM)系统和雷达系统；(3)图形显示系统，包括失量扫描和光栅扫描。为了满足高速DAC上述应用领域的要求，提高DAC的动态技术指标，美国模拟器件公司(ADI)在DAC电路结构上做了一系列改进，研制出带SHA式DAC、全译码式DAC，分段式DAC以及插值式DAC。本文通过对高速DAC的设计思路及应用考虑做简单综述，希望能对读者应用高速DAC有所裨益。

2 影响高速DAC的主要问题 21 主要动态技术指标 高速DAC的主要动态(或交流)技术指标： 建立时间(settling time),通常指DAC从数字输入变迁(通常从半满度即50%点，例如从011„11到100„00)开始到达并保持在规定终值附近的误差带(一般为±1/2LSB)所需要的时间。

输出更新速率(output update rate)，指从数据寄存器精确地向DAC传输数据的速率，但并不意味着这个速率能达到规定位数的精度。无杂散动态范围(SFDR)，指在规定带宽范围内，DAC输出信号幅度的有效值与峰值杂散信号的有效值之差，通常用分贝(dB)表示。

总谐波失真(THD)，指DAC输出前6次谐波总有效值与输入信号(基波)有效值之比，可用百分比表示，也可用分贝(dB)表示。毛刺脉冲(glitch impulse)，指由于DAC的开关时间不对称引起的讨厌的瞬变，它是影响高速DAC的关键指标。

22 毛刺的产生机理、性质及其表示方法 近年来DAC制造商一直围绕如何消除或减小毛刺脉冲的影响研制出不同结构的高速DAC，所以有必要清楚地了解毛刺脉冲的成因、性质及其表示方法。当DAC的输入发生变迁(即从一个数码跳变到另一个数码)时，理想情况下DAC的输出波形应该是单调地变化，如图1a所示，实际上会出现类似正脉冲、负脉冲或两者都出现(见图1b，c)。 图1 DAC发生变迁时，产生的尖峰或毛刺 DAC在变迁期间，在输出端出现的这种不受控制的尖脉冲的产生机机理有两种。一种机理是由于数字变迁对模拟输出的电容耦合引起的，通常将这种现象称为

尖峰(spikes)、数模馈通(digital\|to\|analog feedthrough)或电荷迁移。电于电容耦合产生的正尖峰和负尖峰的幅度大约相等(见图1 b)，有时又称为双尖峰(过一段时间，它 们或多或少有些消失)。这些尖峰的频率通常很高，而且相当均匀，与数码无关，因此可以滤掉。不论DAC是否加基准电压，这种双尖峰都会出现，一般在零基准电压情况下检测它。另一种机理是由于DAC的电流开关时间不相等(数字输入位同步误差、开关导通时间和关断时间不相等以及传输延迟时间不相等)造成的暂时的杂散输出(ΣΔDAC除外)，通常将这种现象称为毛刺(glitch)。由于开关时间上的差异产生的这种毛刺通常是单极性的，幅度很高，而且不加基准电压时不会出现，因此双尖峰与单极性毛刺通常可以区分开。另外这种毛刺与数码相关，所以很难滤掉。毛刺的宽度取决于DAC并行输入各位同步误差和开关时间的差异程度，而其幅度则取决于DAC数码变迁时引起开关切换的数目。通常在主变迁或半满度时，即数码从100„00到0111„111之间产生的毛刺最大，而在其它变迁(例如1/4或3/4满度)情况下毛刺通常都比较小，这是因为在主变迁时DAC的所有位码都发生变化，产生的累积误差最大。

毛刺的大小一般用毛刺脉冲面积(glitch impulse area)，即单个毛刺的面积来表示单位是pV\|s(皮伏秒)。为了对不同的DAC产生的毛刺进行比较，必须知道其满度输出电压。 图2中示出A1，A2和A3，A4分别对应两种变迁产生的毛刺脉冲面积。另外用净毛刺脉冲面积表示相对应的变迁产生的毛刺也是很有意义的，即｜A1-A2｜对应011„1到100„0，｜A3-A4｜对应100„0到011„1(注意这两种变迁产生的毛刺不同)。因为有两种方法表示毛刺脉冲面积，在具体衡量这项技术指标时，应根据产品说明中的定义，明确函义。 图2 DAC的毛刺脉冲波形 应当指出，TTL兼容DAC，由于TTL逻辑电路采用饱和电压开关，在逻辑电平正向跳变和负向 跳变之间的延迟时间和上升时间差异很大，所以毛刺作用明显。然而ECL兼容DAC，由于使用 非饱和电流开关，其正向跳变和负向跳变的延迟时间差异很小，所以许多低失真高速DAC都 采用非饱和电流开关。

23 毛刺对DAC输出频谱的影响 我们考虑由数字数据产生的DAC重建波形，发现除了期望的频谱(根据重建波形的性质，应该 含有一种以上的频率成份)还应有噪声和失真分量。与数码相关的毛刺在谱带内和谱带外都 会产生谐波。因为在半满度变迁时产生的毛刺在重建正弦波一个周期内出现两次(每次越过 半满度都出现一次毛刺)，所以产生二次谐波，

如图3所示。其中信号频率fo=3MHz,采样频率fs=10MHz。由于正弦波的高次谐波的镜像(例如二次谐波的镜像fs-2fo)混叠到奈奎斯特频带(DC至fs/2)内，所以不能滤掉。应当指出，直接从毛刺脉冲面积这一项指标预测总谐波失真或SFDR是很困难的，因为还有其它因素(例如DAC的积分线性误差)对失真有影响。

图3 与数码相关的DAC毛刺对其输出频谱的影响 在许多DDS应用中，DAC输出的谱纯度是主要考虑。即使是理想的N位DAC，在DDS系统中也要产谐波。因为这些谐波的幅度强烈地依赖于输出频率对时钟频率的比率，这个因为DAC量化噪声的谱成份，随着这种比率变化而变化。如果使DAC时钟频率是DAC输出频率的整数倍，那么它的量化噪声集中在输出频率的倍频处，即与信号密切相关。如果使输出频率稍稍偏移整数倍，量化噪声变得比较随机，从而可有效地改善SFDR。

3 高速DAC的几种电路结构 高速低失真DAC的核心问题是去掉毛刺和提高SFDR。采用线性滤波电路来滤掉毛刺的常规方 法是行不通的。因为这些毛刺的大小是不均匀的，而且也不是按等间隔出现的，线性滤波 反而会使其波形失真更加严重。为了解决上述问题，近年来出现以下几种不同的电路结构。

31 带SHA式DAC 高速采样保持放大器(SHA)，例如AD9100和AD9101可以用作DAC输出去毛刺电路，如图4所示 。像先将锁存的数据送入DAC一样，使SHA进入保持方式，以便使DAC开关产生的毛刺与输出隔离。在时钟作用下，由SHA产生的开关尖峰与输入码无关，因此很易滤掉。但必须注意SHA的采样时钟与DAC的更新速率之间的相对时序关系，一定要匹配好。另外SHA的失真指标应该至少优于DAC 6～10dB，否则改善SFDR是不现实的。当时钟频率高达100MSPS时，使用外部SHA的去毛刺电路相当困难。

AD6742是ADI公司采用最新专利技术——介质 隔离超高速互补双极型(XFCB)制造工艺专门为通信应用设计的内部带SHA去毛刺电路，65MSPS低失真12位DAC。这种DAC在20MHz输出情况下，SFDR可达75dB，内部带基准电压，+5V单电源，功耗800mW。

图4 SHA用作DAC去毛刺电路 32 全译码式DAC 普通DAC的电路结构有权电阻网络、R\|2R梯形电阻网络、倒梯形电阻网络和权电流网络。 这些电路结构的共同特点是直接二进制码控制DAC(可称作直接二进制码DAC)，每一位有一个电流开关，所以会产生与数码相关的毛刺，这当然不是最佳结构。如果不考虑价格、功耗和杂散电容等实际问题，理想的去毛刺DAC应该是每个等权重码有一个电流开关，不会产生 与数码相关的毛刺，这种DAC称作全译码式(fullydecoded)DAC，例如5位全译码式DAC电路结构

(见图5)有31个电流开关。

图5 5位全译码DAC电路结构 首先将输入二进制码锁存，然后译成31路输出，每路输出再驱动第二级锁存器。第二级锁存器的输出驱动31个等权重的电流开关，然后再对它们的输出求和。在二进制译码逻辑电路之后加第二级锁存器是为了均衡实际电流开关的延迟时间。在设计电流开关时应选用低电平逻 辑开关，以使其对输出的耦合作用最小。因此这种结构几乎能消除所有与数码相关的输出毛刺。在DAC输出端出现的剩余毛刺不论其数码如何变化总是相等的，所以可以滤掉。造成这种全译码DAC失真的主要因素是各个电流源的输出转换速率不相等，开关导通时间与关断时间有限以及积分线性误差等。 33 分段式DAC 全译码式DAC的明显缺点是需要大量的锁存器和电流开关，对于N位DAC，在全译码和锁 存之后需要(2N-1)个等权重电流开关。因此对于高分辨率DAC，显然上述方法是不合适的 。为了充分发挥全译码DAC的去毛刺优势，又节省硬件开销，可以采用分级式(subran ge or multistep)ADC的设计思想。例如10位DAC中的高5位采用全译码式DAC，而低5位则采用直接二进制码DAC(见图6),这种结构的DAC，称作分段式(segmented)DAC。这种DAC可使与数码相关的毛刺明显减少，它是目前高速、低失真、较高分辨率DAC常用的一种方法。

图6 10位分段式DAC结构框图 用等权重电流源驱动R2R梯形电阻网络应该能驱动最低位(LSB)，但是用低价格CMOS工艺制做的薄膜电阻一般不能满足这个要求。另外，使用R2R梯形电阻网络会降低DAC的输出阻抗，因此要在固定负载电阻上产生相同的电压，需要较大的驱动电流。用差动PMOS对管组成的基本电流开关电路如图7所示。差动对管用低电平逻辑驱动以使开关瞬变和导通与关断时间差异最小。要求输出DAC的差动电流对称性好，有助于减小偶数次失真分量，尤其是像变压器或运放差动式I/V变换器那种差动输出。