1.建库流程
2.标准单元库的种类：符号库、布局布线库、综合库、仿真库、时序库、版图
库
特征化：可由库工程师来仿真各个单元的延迟。

特这话一个标准单元库或者门阵列库包括各单元全定制版图的电路提取，提取的电路图含有所有的寄生电阻和寄生电容元件。

然后库工程师对含有寄生单元的每个单元进行仿真，确定开关延迟
建库流程：1.版图库的生产 2.布局布线库的生成 3.符号库和时序库的生成 4.
仿真库的生成
5.测试芯片
为了优化标准单元库，从而减小芯片和更有效的使用布局布线工具，只要在以下方面有所创新：1.优化标准单元的宽度 2.优化标准单元的高度 3.优化布线网格Pitch
半定制设计：门阵列设计，标准单元设计，可编程逻辑等等
全定制已经不再是主流设计风格。

（设计方法完全是设计师根据工艺，以尽可能高的速度和尽可能小的面积以及完全满意的封装，对立进行芯片设计，这种方法酸软灵活性搞，可以大道最优的设计性能，但是要花费大量的时间与人力来进行人工的布局布线。

一旦需要修改内部设计，将不得不影响到其他部分设计。

）半定制中的标准单元法是利用标准单元通过EDA工具自动生成版图、并进行布局布线
单元特征化：完成单元电路特征性能分析及性能参数的特征化。

特征化的主要内容有：延时、建立时间、保持时间、最小脉冲宽度、输入电容、功耗、直流特性等（使用工具siliconsmart）
为了标准单元库能在先进的EDA工具上使用，一个完整的集成电路标准单元库应包括：综合库、仿真库、时序库和版图库。

标准单元库中单元的种类：
1）基本单元种类：各种们电路、各类触发器、全加器、译码器、选择器等单元2）I/O单元种类：输入端口、各种输出能力的输出端口、三态输出端口、双向端口以及晶振单元、各种配置的电源地。

支持CMOS,COMS Schmitt Trigger,TTL,TTL Schmitt Trigger形式的输入端口单元。

3)宏单元：各种规模的SRAM ,ROM等
4)模拟宏单元：振荡器、上电复位电路、电压比较器、运算放大器、锁相环等
概念：Pad焊盘钝化层
设计规则的变化是指，同一家工厂的制造过程变化或者同一家工厂以不同的工艺生产。

在不同的工厂生产情况下，所造成的设计规则的变化，无论是何种原因引起的，版图都要手动修改。

所以作为一个版图工程师有必要对设计规则有足够的了解，知道设计规则存在的意义。

设计规则及其作用：
布局规划工具输入的是层次化的网表，它描述的是模块间的互连（RAM,ROM,ALU缓存控制器等）；模块内逻辑单元（NAND,NOR,D触发器等）以及逻辑单元的连接头（终端，引脚或者端口都是连接头）。

网表是ASIC的逻辑描述，布图规划是ASIC的物理描述。

布图规划就是讲逻辑描述（网表）映像到物理描述（布图规划）。

布图规划的目标是最小化芯片的面积和延迟。

布图规划紧接着是系统划分，在ASIC上安排电路模块的第一步，很多因素需要在布图规划时考虑：最小模块间的连线长度和信号延迟；安排固定模块以及重新调整可变模块使其占有最小的管芯面积；组织模块间的互连区域；规划电源，时钟和I/O连线。

有些因素可以由CAD工具自动处理，有些还需要人为干预。

布局接着布图规划，比较自动化。

它包括在可变模块内组织好逻辑单元阵列。

优化的根据可以是最小化互连面积、最小化互连长度或者性能。

一共有两种主要的布局算法：基于最小割或本征值方法。

我们不是在完全结束综合后再布图规划和布局，而是将综合和布图规划、布局工具结合起来以达到精确的时序估计。

完成芯片布图规划并将逻辑单元在可变模块中放置好以后，我们就可以通过芯片布线进行连接了。

这仍是一个复杂的问题，因此需要分成若干小问题来解决。

通常布线分为全局布线和详细布线。

1.全局布线器的输入是布局规划，它包括所有固定的和可变的模块、可变模块的布局信息和所有逻辑单元的位置信息。

全局布线的任务是向详细布线器提供对每个网络布线的全部说明。

全局布线的目标是下述一个或者多个：
1）使互连总长度最小
2）使详细布线器完成布线的概率最大
3）使关键路径的延迟最小
2.详细布线，全局布线决定每个互连使用的通道，利用这些信息，详细布线器决定每个互连具体的位置和层次。

详细布线的任务是完成逻辑单元之间的所有连接。

最普通的目标是：
1）总互连长度和面积最小
2）互连需要换层的层数最小
3）关键路径的延迟最小
LEF（Library Exchange Format）文件包括以ASCII格式描述的库数据，这些是描述单元库的工艺文件和宏（Macro）单元的。

LEF是用来定义IC工艺和逻辑单元库的，LEF可以用来描述门阵列，它包括：基本单元，基本单元的合法位置，逻辑宏单元的规模以及互连信息，互连层以及所有物理设计工具用来设置数据库的信息。

概念：符号库（我感觉是关于逻辑图的库）主要用于逻辑图的编辑和逻辑综合产生电路图，它与工艺和版图都没有直接的关系，符号形状并不重要。

重要的是对符号和引脚端的命名以及性质的定义。

逻辑符号图是把单元内部电路逻辑用N、P管搭建实现，需要注意PN管的宽长比、驱动能力、衬底端的连接以及电源和地的连接。

时序库重要是进行时序分析，它和综合库基本一致，在文件中描述了各个单元的时序信息-门延迟。

综合库和时序库只是格式不一样，里面的时序信息应该是完全一致。

一个时序库描述了上升时间、下降时间、传播延时、输入和输出电容和其他标准单元的性能。

综合时利用这些信息来优化综合过程和从库中选择正确的单元。

时序库必须包括一下内容：
1）时序信息以表格形式存在
2）包括所有的LEF信号端口，除非是纯粹的物理Pin，如电源，地
3）PIN次序必须和仿真库里面的PIN顺序一致
4）包括所有单元的功能架构，布局优化器和时钟树生成器利用这个架构来辨认对接、倒置和决定逻辑等对的单元。