电子电路综合实验设计报告——多功能数字钟的设计目录目录 (2)一．实验目的 (3)二．设计要求 (3)三．总体设计概要 (3)四．单元电路设计 (4)4.1振荡器电路 (4)4.2分频器电路 (7)4.3 时间计时单元的设计 (9)4.4译码与显示电路的设计 (13)4.5校时电路的设计 (15)4.6定时控制电路的设计 (17)4.7方案一整体电路图 (18)4.8 模块接线图及仿真结果 (18)4.8.1用ＥＷＢ软件绘制的单元接线图 (18)4.8.2单元模块仿真 (21)4.8.3整体仿真 (22)五.测试结果分析 (23)六．面包板 (23)七．设计过程中出现的问题 (25)八.实验用到的器件 (25)一．实验目的（1）加深对数字电子技术的理论知识的理解，结合实践进一步加深对单元电路基本功能的掌握和应用。

（2）通过具体数字电路模型，掌握一种常用电子电路仿真的软件，使学生能利用所学理论知识完成实际电路的设计、仿真和制作。

（3）掌握数字钟的基本知识以及所用数字钟相关芯片的功能及使用方法。

（4）了解面包板结构及其接线方法。

（5）熟悉数字钟电路的设计与制作。

二．设计要求本课题是设计一个多功能数字钟，准确计时，以数字形式显示，时、分、秒的时间；小时的计时要求为“12翻1”，分和秒的计时要求为60进位。

三．总体设计概要数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。

由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。

通常使用石英晶体振荡器电路构成数字钟。

数字钟电路系统的组成方框图如下。

四．单元电路设计4.1振荡器电路芯片介绍：555定时器引脚功能：V i1（TH）：高电平触发端，简称高触发端，又称阈值端，标志为TH。

V i2（TR）：低电平触发端，简称低触发端，标志为TR。

V CO：控制电压端。

V O：输出端。

Dis：放电端。

Rd：复位端。

低触发：当输入电压V i2<31V CC 且V i1<32V CC 时，V TR =0，V TH =0，比较器C 2输出为低电平，C 1输出为高电平，基本RS 触发器的输入端S =0、R =1，使Q ＝1，Q ＝0，经输出反相缓冲器后，V O ＝1，T 截止。

这时称555定时器“低触发”； 保持：若V i2>31V CC 且V i1<32V CC ，则V TR =1，V TH =0，S =R =1，基本RS 触发器保持，V O 和T 状态不变，这时称555定时器“保持”。

高触发：若V i1>32V CC ，则V TH =1，比较器C 1输出为低电平，无论C 2输出何种电平，基本RS 触发器因R =0，使Q ＝1，经输出反相缓冲器后，V O ＝0；T 导通。

这时称555定时器“高触发”。

555定时器控制功能表555定时器内部结构Vi1(TH)Vi2Vco...(a) 555的逻辑符号(b) 555的引脚排列555定时器逻辑符设计：振荡器是数字钟的核心。

振荡器的稳定度及频率的精确度决定了数字钟计时的准确程度，通常选用石英晶体构成振荡器电路。

一般来说，振荡器的频率越高，计时精度越高。

电路图如图。

本课程设计采取用555定时器构成的多谐振荡器。

由555定时器和外接元件R1、R2、C1构成多谐振荡器，脚2与脚6直接相连，如图所示。

电路没有稳态，仅存在两个暂稳态，电路亦不需要外加触发信号，利用电源通过R1、R2向C 充电，以及C 通过R2向放电端 Ct 放电，使电路产生振荡。

输出信号的时间参数是： T ＝tw1＋tw2， tw1＝0.7(R1＋R2)C ， tw2＝0.7R2C× <32V CC<32V CC >32V CC × <31V CC>31V CC×L H H HL H 不变 L导通 截止 不变 导通输出波形仿真图如图所示4.2分频器电路芯片介绍：74LS90是异步二—五—十进制加法计数器，它既可以作二进制加法计数器，又可以作五进制和十进制加法计数器。

图17－3为74LS90引脚排列，表17－1为功能表。

通过不同的连接方式，74LS90可以实现四种不同的逻辑功能；而且还可借助R0(1)、R0(2)对计数器清零，借助S9(1)、S9(2)将计数器置9。

其具体功能详述如下：(1)计数脉冲从CP1输入，QA作为输出端，为二进制计数器。

(2)计数脉冲从CP2输入，QDQCQB作为输出端，为异步五进制加法计数器。

(3)若将CP2和QA相连，计数脉冲由CP1输入，QD、QC、QB、QA作为输出端，则构成异步8421码十进制加法计数器。

(4)若将CP1与QD相连，计数脉冲由CP2输入，QA、QD、QC、QB作为输出端，则构成异步5421码十进制加法计数器。

(5)清零、置9功能。

a) 异步清零当R0(1)、R0(2)均为“1”；S9(1)、S9(2)中有“0”时，实现异步清零功能，即QDQCQBQA＝0000。

b) 置9功能当S9(1)、S9(2)均为“1”；R0(1)、R0(2)中有“0”时，实现置9功能，即QDQCQBQA ＝1001。

74LS90引脚排列图74LS90功能表设计：分频器的功能主要有两个：一是产生标准秒脉冲信号；二是提供功能扩展电路所需要的信号，如仿电台报时用的1KHz的高音频信号和500KHz的低音频信号等。

因此，可以选用3片我们较熟悉的中规模集成电路计数器74LS90可以完成上述功能。

因每片为1/10分频，3片级联则可获得所需要的频率信号，即每1片Q0端输出频率为500Hz,每2片Q3输出为10Hz，每3片的Q3端输出1Hz。

分频器设计电路4.3 时间计时单元的设计方案一：分和秒计数器：分和秒计数器都是模数M=60的计数器，其计数规律为00—01—…—58—59—00…选74LS92作为十位计数器，74LS90作为个位计数器，再将他们级联组成模数M=60的计数器。

图1 分秒计数器逻辑电路图时计数器：时计数器是一个“12翻1”的特殊进制计数器，即当数字钟运行到12时59分59秒，秒的个位计数器再输入一个秒脉冲时，数字钟应自动显示为01时00分00秒，实现日常生活中习惯常用的计时规律。

选用74LS191和74LS74。

图2 时计数器逻辑电路图方案二：时计数器：U5、U6分别为时计时电路的十位个位计时芯片，将CKB接 Q0实现十进制计数功能，两芯片的R0（1）相接、R0（2）相接，显示12时U6芯片的Q0输出高电平接R0（1），U5芯片的Q1、Q2要实现12翻1必须输出是3也就是0110，所以将U5芯片的Q1、Q2接与门输出再接R0（2）实现对两个芯片的清零操作，但此时仅仅是12翻0.为了实现12翻1必须在翻0的时候对U5芯片产生一个下降沿脉冲信号，所以本电路采用将U5芯片的Q1、Q1接与门输出再和U6芯片的Q0相与，如图1-6所示，然后与U5芯片的进位信号相或，输出接U5的进位脉冲端，这样就可以实现在12翻0前的任何计时，第二个与门输出0，或门打开，脉冲信号正常通过或门进入U5的脉冲输入端，当要12翻0的时候，U5输出0110，U6输出0001，第二个与门输出1将或门封锁，此时两个芯片清零或门那儿产生了一个1-0的下降进位脉冲，使得U5此时变为1 ，实现了12翻1的功能。

选用两片74LS90时计数器电路图分秒计数器芯片介绍：74LS192芯片介绍：74LS192是同步十进制可逆计数器，它具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如下所示：图2-174LS192的引脚排列及逻辑符号CPU为加计数时钟输入端，CPD为减计数时钟输入端。

LD为预置输入控制端，异步预置。

CR为复位输入端，高电平有效，异步清除。

CO为进位输出：1001状态后负脉冲输出，BO为借位输出：0000状态后负脉冲输出。

74LS192的功能表如下表：表2-1 74LS192功能表设计：74LS192为十进制计数器，TCU为进位端，其中一个74LS192和与门构成六进制计数。

当秒十位的74LS192计数至6（0110）时，与门发出清零信号使74LS192清零。

同时另一个74LS192也完成清零，这样就完成了60进制计数。

秒和分的计数器结构完全相同。

当秒的十位在清零时也同时向分的个位发一个脉冲，使分加1。

分秒计数器电路图4.4译码与显示电路的设计图3 译码显示当要求输出0-15时，消隐输入“BI”应为高电平或开路；灭零输入“RBI”和测试灯输入“LT”都必须在无效电平状态，即应为高电平。

LED 显示器件有共阳极和共阴极两种。

选用共阴极的5011A数码管作为显示器件。

译码驱动也可选CD4511 ，BCD 码输人。

它的译码输出端为低电平有效，可直接驱动共阳极LED 数码管。

译码74LS48是BCD码到七段显示译码器，它可以直接驱动共阴极数码管。

其中，ABCD分别为输入端，OA OB OC OD OE OF OG分别为输出端接到数码显示管上的abcdefg上。

LTN称为测试数码管信号，LTN=0时，则所有的二极管都发光，称为一个“8”字，表示数码管显示正常，可以正常工作，否则不能。

BIN称为灭灯信号，当BIN=0时，则无论ABCD为何值，均不显示；RBIN称为灭零信号，当RBIN=0时，如果ABCD=0000，则显示管不显示，RBON称为灭零输出端，当ABCD=0000时，则RBON输出为0。

需要显示时，只需将74LS48的显示译码器的输出端接到数码显示管上对应的位置即可。

4.5校时电路的设计当数字钟接通电源或者计数出现误差时，需要校正时间。

校时是数字钟应具备的基本功能。

一般电子手表都具有时，分，秒等校时功能。

为了使电路简单，这里只进行分和小时的校时。

如图所示为校时电路逻辑图。

对校时电路的要求是，在小时校正时不影响分和秒的正常计数；在分校正时不影响秒和小时的正常计数。

校时方式有“快校时”和“慢校时”两种，“快校时”是通过开关控制，使计数器对1Hz的校时脉冲计数。

“慢校时”是用手动产生单脉冲作为校时脉冲。

图示电路为校“时”，校“分”电路。

其中S1为校“分”用的控制开关，S2为校“时”用的控制开关，他们的控制功能如图表示。

校时脉冲采用分频器输出的1Hz脉冲，当S1或S2分别为“0”时可以进行快校时。

如果校时脉冲由单次脉冲产生器提供，则可以进行慢校时。

需要注意的是，校时电路是由与非们构成的组合逻辑电路，开S1或S2为“1”或“0”时，可能会产生抖动，接电容C1，C2可缓解抖动。

所以实际使用时，一般会接一个RS触发器，将其改为去抖动开关电路。

4.6定时控制电路的设计数字钟在指定的时刻发出信号，或驱动音响电路“闹时”（这里用可用指示灯来代替音响电路）；或对某装置的电源进行接通或断开“控制”。