8
时钟树综合
DRC、LVS
流片
Physical Design Cycle
Circuit Partitioning
Floorplanning & Placement
Routing
Layout Compaction
Extraction and Verification
Fall 2010
Electronic Design Automation
VLSI Design Cycle
System Specification Circuit Design
Architectural Design
Physical Design
Functional Design
Fabrication
Logic Design
Packaging
Fall 2010
Electronic Design Automation
参考书
VLSI Physical Design: From Graph Partitioning to Timing Closure [精装] Andrew B. Kahng (作者), Jens Lienig (作者), Igor L. Markov (作者), Jin Hu (作者) 出版社:Springer; Edition. (2010年12月1日) 精装:324页 语种：英语 ISBN:904819590X
后端设计、物理设计、实体设计 （physical design、backend design 、layout）
感谢：
– Prof. Ernest S. Kuh of UC, Berkeley
参考书
数字集成电路物理设计 (国家集成电路工程领域工程硕士系列教材) 作 者： 陈春章//艾霞//王国雄 出 版 社： 科学出版社 出版时间： 2008年08月 印刷时间： 2008年08月 ISBN： 9787030220318
IV-6
Physical Design
Convert the netlist into a geometric representation. The outcome is called a layout.
Fall Fall2010 2010
Electronic Design Automation
Chip Finishing
2-
11
12 图 1
13 2 图
14
库的建立
做物理设计首先要建立reference library Reference library 包括以下几部分：stand cell library、pad library、macro cell（或IP library）。 Stand cell 包括inverters、buffers、ands、ors、nands、 muxes、flip-flops等
IV-9
物理设计
工具： IC Compiler 内容： • partitioning、floorplanning • placement • clock tree synthesis • routing
General IC Compiler Flow
Synthesis

Data Setup
Design Planning Placement Clock Tree Synthesis Routing This Unit
EDA 技术和工具
Electronic Design Automation: Techniques and Tools
后端设计（layout） 熊晓明 xmxiong@
2013年
contents
• • • • • • • • • • • • • • 集成电路设计和EDA ASIC设计流程 前端设计 工艺库 HDL 逻辑综合与优化 各项设计指标的平衡（trade-off） 测试设计（DFT） 后端设计（layout） 实体综合（physical compiler） ECO和Manual Editing 动态时序仿真 静态时序分析 版图验证（Design Rule Checking)
Fixed area, generally rectangular Fixed aspect ratio hard macro (aka fixed-shaped blocks) fixed / floating terminals (pins) Rotation might be allowed / denied Flexible shape soft macro (aka soft modules)
IV-7
物理设计是把电路信息转换 成foundry厂可用于掩膜的 版图信息的过程，它包括数 据准备、布局、时钟树综合 、布线及DRC、LVS等步骤 如右图所示
参考单元库
时序约束文件
门级网表 数据准备
工艺文件
布局规划
布线
布局
静态时序分析,后仿真
常用的布局布线工具有 Synopsys公司的IC Compiler和Candance公司的 SOC-Enconter。
Deadspace
Fall 2010
Electronic Design Automation
IV-20
Floorplanning
• Problem
Given circuit modules (or cells) and their connections, determineircuit elements Consistent with a hierarchical / building block design methodology Modules (result of partitioning):
Pad cell 包括信号pad、电源地pad
Macro 即设计中用到的一些宏模块
15 下页以图讲解stand cell、pad cell、macro
四个conner位于芯片的四个角， 起到连接四边IO pad 的作用。
16
物理设计
物理设计
物理设计
Floorplanning
Set up a plan for a good layout. Place the modules (modules can be blocks, functional units, etc.) at an early stage when details like shape, area, I/O pin positions of the modules, …, are not yet fixed.