EDA实验报告
学生姓名：asfmla;m 学号：eafvpa[cv专业班级：电子3班
组合电路设计
一、实验目的
熟悉quartusⅡ的VHDL文本设计全过程，学习简单组合电路的设计、多层次电路设计、仿真。

二、实验内容
实验内容：首先利用quartusⅡ完成2选1多路选择器（例4-3）的文本编译输入（mux21a.vhd）和仿真测试等步骤，最后在实验系统上硬件测试，验证此设计的功能。

将此多路选择器看成一个元件mux21a，利用元件例化语句描述成三选一，然后进行编译、综合、仿真。

引脚锁定以及硬件下载测试。

建议选实验电路模式5，用键1（PIO0）控制s0；用键2（PIO1）控制s1；a3、a2和a1分别接clock5、clock0和clock2；输出信号outy仍接扬声器spker。

通过短路帽选择clock0接256HZ信号，clock5接1024HZ信号，clock2接8HZ信号。

最后选行编译、下载和硬件测试实验。

三、实验器材
Quartus II软件。

四、设计思路/原理图
五、实验程序
实验内容1：二选一：
library ieee;
use ieee.std_logic_1164.all;
entity mux21a is
port(a,b: in std_logic;
s: in std_logic;
y: out std_logic);
end entity;
architecture dataflow of mux21a is
begin
y<=a when s='0' else b;
end architecture;
实验内容2：三选一
library ieee;
use ieee.std_logic_1164.all;
entity mux31a is
port(a1,a2,a3: in std_logic;
s0,s1: in std_logic;
outy: out std_logic);
end entity mux31a;
architecture m31a of mux31a is
component mux21a
port( a,b: in std_logic;
s: in std_logic;
y: out std_logic);
end component;
signal tmp: std_logic;
begin
u1: mux21a port map(a=>a2,b=>a3,s=>s0,y=>tmp);
u2: mux21a port map(a=>a1,b=>tmp,s=>s1,y=>outy);
end architecture;
六、实验步骤
在E盘新建一个文件夹，用于存放工程。

打开quartus，新建工程，然后选择新建VHDL 文件，命名为mux21a。

在VHDL编辑窗口中输入实验程序后，进行编译、仿真；在实验一的基础上，新建VHDL文件，命名为mux31a。

在VHDL编辑窗口中输入实验程序后，进行编译、综合、仿真；最后进行硬件测试。

七、仿真波形分析
二选一波形：
分析：当s=0时，y=a；当s=1时，y=b。

三选一综合图形及其波形
八、引脚图连接
分析：当s1s0=00时，outy=a1；当s1s0=01时，outy=a1；当s1s0=10时，outy=a2；当s1s0=11时，outy= a3。

九、实验体会
只要自己能全身心投入进去，就能办成事。

对待实验一定要有一颗严谨的心。