实验2 分频电路和数字时钟
一、基于Quartus II 软件，用D 触发器设计一个2分频电路，并做波形仿真，在此基础上，设计一个
4分频和8分频电路，做波形仿真。
实验工具：Quartus Ⅱ8.0 实验步骤：
（1）工程设计步骤：
（2）分频电路设计：
实验内容：
（一）二分频电路 （1）原理图设计：如图
1-1
图1-1 二分频电路
（2）综合
综合报告：如图
1-2
图1-2 二分频综合报告
流动状态 软件版本 修复名称 顶层文件 器件系列
所有逻辑资源
所有寄存器 所有引脚 所有虚拟引脚 所有存储器 器件型号 时间模型
（3）功能仿真
二分频电路功能仿真波形图：如图1-3
图1-3 二分频功能仿真图
结论：时钟的一个周期为100ns，频率为1/100，输出的一个周期为200ns，频率为1/200。
输出的频率为时钟的1/2。
所以二分频电路的仿真结果是正确的。
（4）时序仿真
二分频电路时序仿真波形图：如图1-4
图1-4 二分频时序仿真图
结论：时序仿真时，输出的波形明显出现了延时。
时钟的一个周期为100ns，频率为1/100，输出的一个周期为200ns，频率为1/200。
输出的频率为时钟的1/2。
虽然出现了延时，但二分频电路的仿真结果仍然是正确的。
最大工作频率：450MHZ 如图1-5
图1-5 最大工作频率
延时情况：tco时钟至输出的延时为5.736s 如图1-6
注：tsu（建立时间），th（保持时间），tco（时钟至输出延时），tpd（引脚至引脚延时）
图1-6 延时情况图
（5）封装
二分频电路的封装：如图
1-7
图 1-7 二分频电路封装
（二）四分频电路和八分频电路 （1）原理图设计：如图 2-1
图 2-1 四分频电路和八分频电路
（2）综合
综合报告：如图
2-2
图 2-2 综合报告
（3）功能仿真
四分频电路和八分频电路功能仿真波形图：如图
2-3
图2-3四分频电路和八分频电路功能仿真波形图
八分频输出
四分频输出
二分频输出
时钟输入
结论：时钟的一个周期为100ns，频率为1/100，2OUT输出的一个周期为200ns，频率为1/200；
4OUT输出的一个周期为400ns，频率为1/400，是时钟频率的1/4；8OUT输出的一个周期为
800ns，频率为1/800ns，是时钟频率的1/8.所以四分频电路和八分频电路的仿真结果是正确的。
（4）时序仿真
四分频电路和八分频电路时序仿真波形图：如图2-4
图2-4 四分频电路和八分频电路时序仿真波形图
结论：三个输出都明显出现了延时。
时钟的一个周期为100ns，频率为1/100，2OUT输出的
一个周期为200ns，频率为1/200；4OUT输出的一个周期为400ns，频率为1/400，是时钟频率的1/4；8OUT输出的一个周期为800ns，频率为1/800ns，是时钟频率的1/8。
虽然出现了延时，但四分频电路和八分频电路的仿真结果仍然是正确的。
最大工作频率：500MHz 如图2-5
图2-5 最大工作频率
延时情况: 如图2-6
注：tsu（建立时间），th（保持时间），tco（时钟至输出延时），tpd（引脚至引脚延时）
图2-6 延时情况
二、基于Quartus II软件，用7490设计一个能计时（12小时）、计分（60分）和计秒（60秒）的简单数字钟电路。
设计过程如下：
（Ⅰ）先用Quartus II的原理图输入方式，用7490连接成包含进位输出的模60的计数器，并进行仿真，如果功能正确，则将其生成一个部件；
（Ⅱ）将7490连接成模12的计数器，进行仿真，如果功能正确，也将其生成一个部件；
（Ⅲ）将以上两个部件连接成为简单的数字钟电路，能计时、计分和计秒，计满12小时后系统清0重新开始计时。
实验工具：QuartusⅡ8.0
实验步骤：
（1）工程设计步骤：
（2）数字钟电路设计步骤：
实验内容:
（一）模60计数器 （1）原理图设计：如图
3-1-1
图 3-1-1 模60计数器
（2）综合
模60计数器综合报告：如图
3-1-2
图 3-1-2 模60计数器综合报告
流动状态 软件版本 修复名称 顶层文件 器件系列
所有逻辑资源
所有寄存器 所有引脚 所有虚拟引脚 所有存储器 器件型号 时间模型
（3）功能仿真
模60计数器功能仿真波形图：如图3-3
图3-1-3 模60计数器功能仿真波形
结论：计数器在计数值达到59，此时计数达到满值，出现了进位。
结果与理论相同，所以模60计数器电路时正确的。
（4）时序仿真
模60计数器时序仿真波形图：如图3-1-4
图3-1-4 模60计数器时序仿真波形图
结论：SH没有高位输出，只有低位SL输出，而且输出的时候缺少了部分数。
比如在9之后应该出现1，但是1没有输出，直接输出的2。
所以时序仿真没有成功。
最大工作频率：100MHz 如图3-1-5
图3-1-5最大工作频率
延时情况：
tpd（引脚至引脚延时）如图3-1-6
图3-1-6
tsu（建立时间）如图3-1-7
图3-1-7 tco（时钟至输出延时）如图3-1-8
图3-1-8 th（保持时间）如图3-1-9
图3-1-9 （5）封装
模60计数器封装如图3-1-10
图3-1-10 模60计数器封装
（二）模12计数器 （1）原理图设计：如图
3-2-1
图3-2-1 模12原理图
（2）综合
模12计数器综合报告：如图
3-2-2
图3-2-2 模12计数器综合报告
（3）功能仿真
模12功能仿真波形图：如图
3-2-3
图 3-2-3 模12功能仿真波形图
流动状态 软件版本 修复名称 顶层文件 器件系列
所有逻辑资源
所有寄存器 所有引脚 所有虚拟引脚 所有存储器 器件型号 时间模型
结论：计数器满12就重新计数，和理论计算的一样，所以模12计数器是成功的。
（4）时序仿真
模12计数器的时序仿真波形图：如图3-2-4
图3-2-4 模12计数器的时序仿真
最大工作频率：269.69MHz 如图3-2-5
图3-2-5 最大工作频率
延时情况：tco（时钟至输出延时）如图3-2-6
图3-2-6 延时情况
（5）封装
模12计数器封装如图3-2-7
图3-2-7 模12计数器封装
（三）数字时钟
（1）原理图设计：如图3-3-1
图 3-3-1 数字时钟原理图
（2）综合
数字时钟的综合报告：如图
3-3-2
图 3-3-2 数字时钟综合报告
（3）功能仿真
数字时钟功能仿真波形图：如图
3-3-3
图 3-3-3 数字时钟功能仿真波形图
流动状态 软件版本 修复名称 顶层文件 器件系列
所有逻辑资源
所有寄存器 所有引脚 所有虚拟引脚 所有存储器 器件型号 时间模型
结论：数字时钟的计数的分钟没60就计满，分钟重新计数，并向高位时钟进位。
高位时钟计满12时，全部时钟从新开始计数。
功能仿真符合理论的计算，所以数字时钟是成功的。
（4）时序仿真
数字时钟的时序仿真波形图：如图3-3-4
图3-3-4 数字时钟时序仿真波形图
结论：数字时钟的时序仿真中，秒钟的高位只有到3就重新计数了，秒钟不会达到满值60，所以不会向高位进位。
这样就让分钟和时钟一直保持0。
可以看出数字时钟的时序仿真时不成功的。
最大工作频率：96.78MHz 如图3-3-5
图3-3-5 最大工作频率
延时情况：tco（时钟至输出延时）如图3-3-6
图3-3-6 延时情况。