实例：/Analogpassive/20070506040237.htm /Analogpassive/200705201038441.htm /Analogpassive/200710271212531.htm当开关设在位置1时，采样电容器被充电至采样节点的电压(在该例中为VS)，然后开关切换至位置2，此时采样电容器上累积的电荷被转移至采样电路的其它部分。

这一过程不断反复。

上述不带缓冲器的开关电容器输入可引起严重的系统级问题。

例如，将采样电容器充电到适当电压所需的电流必须由连接到模数转换器输入端的外部电路提供。

当电容器切换到采样节点(图1中的开关位置1)时，对电容器进行充电需要大电流。

这一瞬态电流的大小是采样电容器容值、电容开关频率和采样节点电压的函数。

这个开关电流由下式表示：Iin=CVf其中，C为采样电容器的电容值，V为采样节点上的电压(本例中用VS表示)，f为采样开关进行开关操作的频率。

这个开关电流会在采样节点产生较高的电流尖峰(图1)。

当设计模数转换器前端的模拟电路时，必须考虑这个开关电流的影响。

由于该电流可以通过任何电阻，所以将产生压降，在模数转换器的采样节点处产生电压误差。

如果转换器的输入端有高阻抗传感器或高阻抗滤波器相连，那么这个误差将非常大。

例如，假设电阻器被放置在模数转换器的前端，以隔离传感器并增强静电放电(ESD)保护功能(图2)。

在本例中，采样电容器的容值为10pF，开关频率为1MHz。

利用上式计算可得，瞬态电流约为25?A。

当这个瞬态电流通过10k?的电阻器时，采样节点上将会产生250mV 的电压误差。

由于采样节点可能被安排在下一个采样周期之前，因此这是最差情况下的近似值。

该建立时间取决于由10kΩ电阻器和采样电容器构成的RC时间常数，以及模数转换器输入端的寄生电容。

寄生电容可能是由模数转换器的导线、电路板上的走线长度以及内部MOS开关电容造成的。

此外，可能需要一个外部缓冲器电路来提供必需电流，并确保采样节点能被正确设置，从而保持转换器的线性特性。

不过，当开关频率更高时，放大器输出阻抗将增大，因此必须仔细选择放大器和相关电路才能解决瞬态开关电流问题。

为尽可能减小外部电路的瞬态电流要求，可以设置一个内部缓冲器(图3)。

在这个实现方案中，模拟开关构成三种不同的状态。

在位置1处，采样电容器被快速充电至采样节点电压(在本例中为VS)加上(或减去)缓冲器偏差(VOS)。

在这一阶段，对电容器充电所需的瞬态电流由内部缓冲器电路提供。

内部缓冲器可被优化设计，以便在所要求的开关频率下提供低阻抗输出，利用该开关频率可在指定时间对电容器进行正确充电。

然后，开关被重新配置，在图3位置2处形成连接。

在此阶段，采样电容器直接与模数转换器的采样节点相连。

接着，采样电容器被充电或放电，以便电容器电压与采样节点上的电压相等。

此时可能仍然存在少量开关电流，但外部电路所需的电流将减少，这是由于电容器电压已经被充电至内部缓冲器的偏置电压范围内。

最后，模拟开关切换到位置3处，此时采样后的电压可被传送至采样电路的其余部分。

带缓冲器的开关电容器输入能够大幅降低模数转换器外部电路的瞬态电流，这是它的优点之一。

在前一个例子中，采样电容器的容值为10pF，开关频率为1MHz。

假设内部缓冲器的电压偏置为10mV，这将产生仅100nA的瞬态电流，该数值比不带缓冲的采样输入的瞬态电流小250倍。

在某些情况下，一个固定或可编程增益放大器被集成到模数转换器前端的同一个硅片中，这个放大器不仅有助于减小必须由外部电路提供的开关电流，而且还能对模拟信号进行放大。

另外，还可以设置一个斩波稳定放大器来减小1/f噪声，这种噪声有时也被称为“闪烁噪声”。

这种低频噪声是由处理工艺固有的MOS晶体管通道中的表面态引起的。

斩波可以消除1/f噪声，并减小外部电流要求。

不过，由于MOS开关不匹配，电路中仍将存在少量输入瞬态电流。

无论采用何种采样架构，模数转换器都必须实现某种形式的ESD保护。

对于CMOS方案来说，通常采用箝位二极管进行ESD保护，如图4所示。

箝位二极管可有效限制加在转换器内部晶体管上的电压。

如果输入电压与电源轨之差超过了二极管压降(通常为0.7V)，则二极管将开始传导电流并限制电压。

但是，箝位二极管同样会出现电流泄漏，在设计模拟输入电路时必须考虑这个问题。

尽管这个泄漏电流通常都较小，也许只有几皮安培，但该电流会随着温度升高而按比例大幅增加。

为高速ADC选择最佳的缓冲放大器大器应该按照输出电压和截点指标提供良好的线性度，例如缓冲放大器必须至少提供和ADC 的输入要求一致出输出，线性度应优于ADC的线性度，以避免降低ADC的SFDR指标。

考虑缓冲放大器和ADC相位误差对杂散特性的影响时，可以由下式计算：SFDR System=-20log{10exp[(-SFDR ADC)/20]+10exp[(-SFDR Buffer)/20]}(dBc)ADC中的输入采样结构技术分类：模拟设计|2007-10-31来源：与非网|作者：高级产品市场营销工程师Kevin Tretter输入缓冲器的进一步优化有些情况下，可将一个固定或可编程增益放大器集成到A/D转换器前端的器件中。

集成的放大器不仅有助于减小必须由外部电路提供的开关电流，而且还能对模拟信号进行放大。

此外，还可采用一个斩波稳定放大器来减小1/f噪声，即所谓的“闪烁噪声”。

这种低频噪声是生产工艺固有的MOS晶体管通道表面状态引起的。

斩波可以消除1/f噪声，并减小外部电流要求。

然而，由于MOS开关的不匹配，电路中仍将存在少量输入瞬态电流。

无论是何种采样结构，A/D转换器都必须采取ESD保护。

对于CMOS方案来说，一般采用钳位二极管提供ESD保护，如图4所示。

钳位二极管可有效限制加在转换器内部晶体管上的电压。

如果输入电压与电源轨的差值超过二极管压降(通常为0.7V)，则二极管将导通，从而起到限制电压的作用。

但钳位二极管同样会出现电流泄漏，在设计模拟输入电路时必须考虑这个问题。

尽管这一泄漏电流通常较小，也许只有几皮安，但该电流会随着温度升高而大幅增加。

图4：CMOS ESD保护结论随着A/D转换器的不断发展，系统设计人员充分理解所采用的输入结构以及这种结构对外部电路的影响变得越来越重要。

本文讨论了一个简单的开关电容输入结构。

开关电流要求会对系统的整体性能产生巨大影响，因此必须合理设计外部电路。

集成的缓冲器或放大器可大幅减小开关电流，简化A/D转换器外部电路设计。

ESD保护电路也会影响外部电流要求，并且其影响随温度会有很大的变化。

为了给电子系统提供ESD保护，可以从不同的角度来着手。

一种方法是在半导体芯片内建ESD保护架构。

不过，日趋缩小的CMOS芯片已经越来越不足以承受进行内部2kV等级的ESD保护所需要的面积。

安森美半导体标准产品部亚太区市场营销副总裁麦满权指出：真正有效的ESD保护是不能完全集成到CMOS芯片之中的！其次，也可以在物理电路设计方面下功夫，较敏感的电路元件应该尽量远离通孔或接缝处，如果可能的话，线缆连接器的接地应该要在系统信号引脚接触前先连接到系统的接地，通过这样的方式，线缆上所发生的放电事件就比较不会造成干扰或破坏。

此外，软件也能够为ESD设计作出贡献。

系统连接的感测器比较容易受到ESD的冲击，造成接口电路的锁住情况，而能够感测锁住情况的软件则可以用来重置接口电路且无须操作人员的介入。

不过，总是有部分电路点较为敏感，同时也很难与外部隔离。

因此，最有效的方法是使用保护元件来将电流导离较敏感的元件。

也就是在电子系统的连接器或端口处放置ESD保护元件，使得电流流经保护元件，且不流经敏感元件，以维持敏感元件的低电压，使其免受ESD应力影响，进入有效控制ESD事件的发生，如图1所示。

当然，合格的ESD元件必须具有低泄漏和低电容，且在多重应力作用下功能不下降，从而不降低电路的功能。

以看出压敏电阻为双向保护元件。

而对于带导电粒子的聚合物而言，在正常电压下，这些材料拥有相当高的电阻，但当发生ESD冲击时，导电粒子间的小间隙会成为突波音隙阵列，从而带来低电阻路径。

瞬态电压抑制器(TVS)则为采用标准与齐纳二极管特性设计的硅芯片元件。

TVS元件主要针对能够以低动态电阻承载大电流的要求进行优化，由于TVS元件通常采用集成电路(IC)方式生产，因此我们可以看到各种各样的单向、双向及以阵列方式排列的单芯片产品。

利用屏幕截图和TLP进行ESD保护元件的大电流性能鉴定Ashton博士说在正常工作条件下，ESD保护元件应该保持在不动作状态，同时不会对电子系统的功能造成任何影响，这可以通过维持低电流以及足以在特定数据传输速率下维持数据完整性的低电容值来达成。

而在ESD应力冲击或者说大电流冲击条件下，ESD保护元件的第一个要求就是必须能够正常工作，要有够低的电阻以便能够限制受保护点的电压；其次，必须能够快速动作，这样才能使上升时间低于纳秒的ESD 冲击上升时间。

众所周知，对于电子系统而言，它必须能够在IEC61000-4-2标准测试条件下存续。

虽然大部分的ESD 保护元件都宣称能够承受IEC61000-4-2所指定的应力冲击等级，如8kV或第四级(Class4)，但业界却没有公认的ESD保护元件大电流抑制特性测试的合格标准。

对此，安森美半导体给出了自己的定义，也就是在±10kV应力电压(高于8kV)测试下，被测器件仍然符合其数据表规范，且器件特性没有显著变化。

不过，要比较不同ESD保护元件的大电流抑制特性，还需要对其进行测试鉴定。

而通过对不同ESD保护元件施加大电流冲击所产生的波形的屏幕截图对比，是重要的第一步。

图3的屏幕截图就是这样一个范例。

从图中可以看出，半导体的TVS元件可以迅速将ESD应力降低，即从8kV静电电压钳位到5至6V的水平；但压敏电阻的曲线则下降得很慢，而且无法降到很低的水平。

该曲线表明，TVS器件的恢复时间非常短，经过TVS器件泄漏到后面电路的能量也非常少，特别适合于便携式设备的应用。