触发器具有记忆功能，可用来保存二进制信息，触发器是时序逻 辑电路的基本单元。
第八章 触发器与时序逻辑电路
触发器是可以记忆1位二值信号的逻辑电路部件。根据逻辑 功能的不同，触发器可以分为RS触发器、JK触发器、D触发器 、T和T´触发器。 双稳态触发器具有以下2个基本特点： 具有两个能自行保持的互补稳定状态。 根据不同的输入信号，可以使输出变成新的1或0稳定状态。
功能真值表
R
S
Qn
Q n+1
0 0 0 0 1 1 1
1
0 0 1 1 0 0 1
1
0 1 0 1 0 1 0
1
0 保持 1 保持 1 “置1” 1 “置1” 0 “置0” 0 “置0” 禁止态
禁止态
第八章 触发器与时序逻辑电路
时序波形图 CP=1期间 引导门打开 CP=0期间 引导门关闭
CP R
第八章 触发器与时序逻辑电路
8.1 集成双稳态触发器
8.1.1 双稳态触发器的基本特征
时序逻辑电路与组合逻辑电路并驾齐驱，是数字电路两大重要分 支之一。时序逻辑电路的显著特点是：电路任何一个时刻的输出状态 不仅取决于当时的输入信号，还与电路原来的状态有关。因此，时序 电路必须含有具有记忆功能的存储器件。
Q
& 门2
字母上面 触发器的两个稳定状态： 横杠表示 输出端 Q=1时，触发器为1态； 低电平有效
输出端Q=0时，触发器处0态。 S
R
第八章 触发器与时序逻辑电路
特征方程
Q n+1 = S + R • Q n S + R= 1 (约束条件)
由于基本RS触发器不允许输入同时为低电平，所以加一约束条件。
主触发器
从触发器
1
CP
第八章 触发器与时序逻辑电路
Q Q
特征方程
Q
n 1
J Q KQ
此符号表示 边沿触发
n
n
S 1J C1 1K R
JK触发器 逻辑图符号
状态图 00 01
JK
0
SD J CP K RD
11，10
1
01，11
00 10
加圈表示 下降沿触发
触发器的“0”态
触发器的“1”态
S
Q Q 置1 保持 置1 置0 置1 禁止 不定 置1
反映触发器输入信号取值和状态之间对应关系的线段图形称为时 序波形图。
第八章 触发器与时序逻辑电路
2. 钟控RS触发器 具有时钟脉冲控制端的RS触发器称为钟控RS触发器，也称同步 RS触发器。钟控RS触发器的状态变化不仅取决于输入信号的变化，还 受时钟脉冲CP的控制。
第八章 触发器与时序逻辑电路
3. JK触发器 边沿触发的主从型JK触发器是 目前功能最完善、使用较灵活和通用 性较强的一种触发器。 图示为主从型JK触发器逻辑电 路结构图。其中门1~门4构成主触发 器，输入通过一个非门和CP控制端 相连。 门5~门8构成从触发器，从触 发器直接与CP控制端相连。 主触发器Q端与门7的一个输入 相连，Q端和门8的一个输入端相连 ，构成两条反馈线。 Q & 门1 RD & 门3 Q1 & 门5 RD & 门7 K Q & 门2 & 门4 Q1 & 门6 & 门8 J SD SD
Q
直接置“0”端
RD 置“0”输入端 高电平有效
Q
门1和门2构成基 本的RS触发器 直接置“1”端 SD 门3和门4构成RS 引导触发器 置“1”输入端 高电平有效
门1p;
门2 门4
S
&
&
CP端子称为时钟脉冲控制端。CP=0时无论RS 何态，触发器均保持原 态；CP=1时触发器输出状态由R和S状态决定。
状态图
R S 1
0
R 1 S 0
1
S R 1
触发器的“1”态
触发器的“0”态
R 0 S 1
状态图可直观反映出触发器状态转换条件与状态转换结果之间的 关系，是时序逻辑电路分析中的重要工具之一。
第八章 触发器与时序逻辑电路
功能真值表
R
0 0 0 0 1
S
0 0 1 1 0
S、R两输入端 无小圆圈说明 高电平有效
SD
Q
Q
小圆圈表示 低电平有效
S C1 R
S CP R
RD
采用电位触发方式的钟控RS触发器存在“空翻”问题。为确保数 字系统的可靠工作，要求触发器在一个CP脉冲期间至多翻转一次，即 不允许空翻现象的出现。为此，人们研制出了边沿触发方式的主从型 JK触发器和维持阻塞型的D触发器等等。这些触发器由于只在时钟脉 冲边沿到来时发生翻转，从而有效地抑制了空翻现象。
保持
S
设Qn=0
状态 不变
置1
状态 不变
置0
Q
置1 置1
置0 在时钟脉冲CP=1期间，输出随输入发生了多次翻转，此现象称为空 翻。空翻易造成触发器可靠性降低，甚至无法判定触发器的工作状态。
置0
状态 不变
第八章 触发器与时序逻辑电路
由于钟控的RS触发器只在时钟脉冲CP=1期间被触发，因之属于 电位触发方式。钟控RS触发器的电路图符号如下图所示：
第八章 触发器与时序逻辑电路
8.1.1 双稳态触发器的基本特征 1. 基本RS触发器
基本RS触发器是任何结构复杂的触发器必须包含的一个最基础的 组成单元，它可以由两个与非门或两个或非门交叉连接构成。例如由 两个与非门构成的RS触发器： 正常情况下，两个输出端 子应保持互非状态。
Q & 门1
一对互非的 输入端子
第八章 触发器与时序逻辑电路
JK触发器功能真值表 CP ↓ ↓ ↓ ↓ ↓ ↓ J 0 0 0 0 1 1 K 0 0 1 1 0 0 Qn 0 1 0 1 0 1 Qn+1 0 1 0 0 1 1 功能 保持 保持 置“0” 置“0” 置“1” 置“1”
↓
↓
1
1
1
1
0
1
1
第八章 触发器与时序逻辑电路
特征方程
Q n+1 = S + R • Q n
S· R=0
(约束条件) 钟控RS触发器的两个输入端不允许同时为高电平，所以也要加上 一个约束条件。 状态图
R S 0
触发器的“0”态
0
R 0 S 1
1
S R0
触发器的“1”态
R 1 S 0
第八章 触发器与时序逻辑电路
Qn
0 1 0 1 0
Q n+1
禁止态 禁止态 0 “置0” 0 “置0” 1 “置1”
1
1 1
0
1 1
1
0 1
1 “置1”
0 保持 1 保持
功能真值表以表格的形式反映了触发器从现态Qn向次态Qn+1转移 的规律。这种方法很适合在时序逻辑电路的分析中使用。
第八章 触发器与时序逻辑电路
时序波形图
R