第8章 触发器和时序逻辑电路及其应用习题解答8.1 已知基本RS 触发器的两输入端D S 和D R 的波形如图8-33所示，试画出当基本RS 触发器初始状态分别为0和1两种情况下，输出端Ｑ的波形图。

图8-33 习题8.1图解：根据基本RS 触发器的真值表可得：初始状态为0和1两种情况下，Ｑ的输出波形分别如下图所示：习题8.1输出端Ｑ的波形图8.2 已知同步RS 触发器的初态为0，当S 、R 和CP 的波形如图8-34所示时，试画出输出端Ｑ的波形图。

图8-34 题8.2图解：根据同步RS 触发器的真值表可得：初始状态为0时，Ｑ的输出波形分别如下图所示：习题8.2输出端Ｑ的波形图8.3 已知主从JK触发器的输入端CP、J和K的波形如图8-35所示，试画出触发器初始状态分别为0时，输出端Ｑ的波形图。

图8-35 习题8.3图解：根据主从JK触发器的真值表可得：初始状态为0情况下，Ｑ的输出波形分别如下图所示：习题8.3输出端Ｑ的波形图8.4 已知各触发器和它的输入脉冲CP的波形如图8-36所示，当各触发器初始状态均为1时，试画出各触发器输出Ｑ端和Q端的波形。

图8-36 习题8.4图解：根据逻辑图及触发器的真值表或特性方程，且将驱动方程代入特性方程可得状态方程。

即：（a ）J ＝K ＝1；Ｑn ＋1＝n Ｑ，上升沿触发（ｂ）J ＝K ＝1；Ｑn ＋1＝n Ｑ， 下降沿触发 （ｃ）K ＝0，J ＝1；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝1，上升沿触发 （ｄ）K ＝1，J ＝n Ｑ；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０·Ｑn ＝n Ｑ，上升沿触发 （ｅ）K ＝Ｑn ，J ＝n Ｑ；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０＝n Ｑ，上升沿触发 （ｆ）K ＝Ｑn ，J ＝n Ｑ；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０＝n Ｑ，下降沿触发， 再根据边沿触发器的触发翻转时刻，可得当初始状态为1时，各个电路输出端Ｑ的波形分别如图（a ）、（b ）、（c ）、（d ）、（e ）和（f ）所示，其中具有计数功能的是：（a ）、（b ）、（d ）、（e ）和（f ）。

各个电路输出端Ｑ的波形与相应的输出端Ｑ的波形相反。

习题8.4各个电路输出端Ｑ的波形图8.5 已知如图8-37所示的主从JK触发器和它的输入端CP的波形图，当各触发器的初始状态均为1时，试画出输出端Ｑ1和Ｑ2的波形图?若时钟脉冲C的频率为200Hz，试问输出端Ｑ1和Ｑ2波形的频率各为多少？图8-37 习题8.5图解：根据逻辑图可得驱动方程，即：J1＝K1＝1；J2＝K2＝1。

根据JK触发器的翻转条件、驱动方程和真值表，可直接画出当初始状态为1时，Ｑ1和Ｑ2的输出波形分别如图所示。

从波形图可看出，Ｑ1的周期为C的两倍，Ｑ2的周期为Ｑ1的两倍，若C的频率为200Hz，则Ｑ1的频率为100Hz，Ｑ2的频率为50Hz。

习题8.5电路输出端Ｑ1和Ｑ2的波形图8.6 逻辑电路图如图8-38（a）所示，输入信号CP、A和B的波形图如图8-38（b）所示的，设触发器的初始状态为Ｑ＝0。

试写出它的特性方程，并画出输出Q端的波形。

（a）（b）图8-38 习题8.6图Ｑ＋KＱn。

解：根据逻辑图可得驱动方程，即：J＝K＝A B。

特性方程为：Ｑn+1＝J n当初始状态为0时，Ｑ的输出波形如图所示。

习题8.6电路输出端Ｑ的波形图8.7 已知维持阻塞D触发器波形的输入CP和D的波形图如图8-39所示，设触发器的初始状态为Ｑ＝0。

试画出输出端Ｑ和Q的波形。

图8-39 习题8.7图解：根据D触发器的翻转条件和真值表，可直接画出当初始状态为0时，输出端Ｑ和Q 的波形分别如图所示。

习题8.7电路输出端Ｑ和Q的波形图8.8 如图8-40（a）所示，F1是D触发器，F2是JK触发器，CP和A的波形如图8-40（b）所示，设各触发器的初始状态为Ｑ＝0。

试画出输出端Ｑ1和Ｑ2的波形。

（a）（b）图8-40 习题8.8图解：根据逻辑图可得驱动方程，即：D＝A；J＝K＝Ｑ1。

根据D、JK触发器的翻转条件、驱动方程和真值表，可直接画出当初始状态为0时，Ｑ1和Ｑ2的输出波形分别如图所示。

习题8.8电路输出端Ｑ1和Ｑ2的波形图8.9 分析如图8-41所示电路的逻辑功能，设各触发器的初始状态为Ｑ＝0。

写出电路的输出方程方程和画出时序图。

图8-41 习题8.9图解：（1）根据逻辑图列写输出方程：CO ＝0n Ｑ2n Ｑ根据逻辑图列写各个触发器的驱动方程：J 0＝K 0＝1；J 1＝0n Ｑ2n Ｑ、K 1＝0n Ｑ；J 2＝0n Ｑ1n Ｑ 、K 2＝0n Ｑ。

将驱动方程代入特性方程可得状态方程：10n ＋Ｑ＝0n Ｑ，11n ＋Ｑ＝0n Ｑ1n Ｑ2n Ｑ＋0n Ｑ1n Ｑ，12n ＋Ｑ＝0n Ｑ1n Ｑ2n Ｑ＋0n Ｑ2n Ｑ （2）将2n Ｑ1n Ｑ0n Ｑ所有初态的组合代入状态方程进行状态计算，并编制状态转换表如表所示。

（3）：由状态转换表可直接画出时序图如图所示。

从上述分析可知，其逻辑功能为同步五进制加法计数器。

习题8.9的状态转换表 习题8.9的时序图8.10 分析如图8-42所示电路的逻辑功能，设各触发器的初始状态为Ｑ＝0。

画出时序图。

图8-42 习题8.10图解：（1）从逻辑图列各个触发器驱动方程：D 0＝0n Ｑ2n Ｑ；D 1＝1n Ｑ；D 2＝Ｑ0Ｑ1。

（2）根据D 触发器的翻转条件、驱动方程和真值表，可直接画出时序图如图所示，由时序图可编制状态转换表如表所示。

从上述分析可知，其逻辑功能为异步五进制加法计数器。

习题8.10的时序图 习题8.10的状态转换表 8.11 分析如图8-43所示电路的逻辑功能，设各触发器的初始状态为Ｑ＝0。

写出电路的输出方程和画出时序图。

图8-43 题8.11图解：（1）根据逻辑图列写各个触发器的驱动方程：J 0＝2n Ｑ、K 0＝1；J 1＝K 1＝1；J 2＝0n Ｑ1n Ｑ 、K 2＝1。

将驱动方程代入特性方程可得状态方程：10n ＋Ｑ＝0n Ｑ2n Ｑ，11n ＋Ｑ＝1n Ｑ，12n ＋Ｑ＝0n Ｑ1n Ｑ2n Ｑ （2）将2n Ｑ1n Ｑ0n Ｑ所有初态的组合代入状态方程可直接画出时序图如图所示。

从上述分析可知，其逻辑功能为异步八进制加法计数器。

习题8.11的时序图8.12 试用边沿JK 触发器设计一个同步五进制加法计数器。

解：习题8.9的逻辑图即为同步五进制加法计数器。

8.13 试用边沿D 触发器设计一个同步十进制计数器。

解：根据D 触发器的逻辑功能和同步十进制计数器的工作原理，用边沿D 触发器设计的同步十进制计数器逻辑电路图如图所示。

至于其工作原理读者可自行分析。

习题8.13的逻辑电路图8.14试分别用以下集成计数器设计十二进制计数器。

（1）利用CT74LS161的异步清零功能。

（2）利用CT74LS161和CT74LS163的同步置数功能。

（3）利用CT74LS290的异步清零功能。

解：（1）利用计数器CT74LS161的异步清零功能。

假设CT74LS161的并行输入数据端均接入0000码，即D 3D 2D 1D 0＝0000，相当于十进制数的0。

因为要构成十二进制计数器，所以N ＝12，若反馈数码的十进制数用M 表示，则M ＝N ＋0＝12，即反馈数码为1100。

所以，我们采用与非门译码且经化简后可得D R ＝32ＱＱ，且同时令LD ＝CT T ＝CT P ＝1即可。

它的逻辑图如图所示。

至于它的工作原理和时序图这里就不多介绍了。

习题8.14(1)的逻辑图 （2）假设CT74LS161的并行输入数据端均接入0001码，即D 3D 2D 1D 0＝0001，相当于十进制数的1。

因为要构成十二进制计数器，所以N ＝12，若反馈数码的十进制数用M 表示，则M ＝N ＋1－1＝12，即反馈数码为1100。

所以，我们采用与非门译码且经化简后可得LD ＝32ＱＱ，且同时令D R ＝CT T ＝CT P ＝1即可。

它的逻辑图如图所示。

至于它的工作原理和时序图这里就不多介绍了。

习题8.14(2)的逻辑图（3）因为N ＝12，且CT74LS290采用异步置零，所以相应的反馈清零码应为1100。

根据CT74LS290型二–五–十进制计数器的逻辑功能可知，我们只要把它的Ｑ3、Ｑ2端分别接在R 0（1）和R 0（2）上，且S 9（1）和S 9（2）同时接地，Ｑ0端接在CP 1上，计数脉冲从CP 0输入即可。

它的逻辑图如图所示。

至于它的工作原理和时序图这里就不多介绍了。

习题8.14(3)的逻辑图8.15试分别用以下集成计数器设计二十四进制计数器。

（1）利用CT74LS161的异步清零功能。

（2）利用CT74LS163的同步清零功能。

（3）利用CT74LS161和CT74LS163的同步置数功能。

（4）利用CT74LS290的异步清零功能。

解：（1）因为M ＝24，所以24<M <28，即需要两片集成CT74LS161型四位二进制同步计数器，再用异步反馈清零法构成二十四进制计数器。

因为是异步清零，而24对应的二进制数为00011000，所以，可令高位片（Ⅱ）的3210''''Q Q Q Q ＝0001，低位片（Ⅰ）的Q 3Q 2Q 1Q 0＝1000。

在输入第24个计数脉冲CP 时，计数器计到24时，计数器的状态为3210''''Q Q Q Q Q 3Q 2Q 1Q 0＝00011000，其反馈清零函数为D 03R =，这时，与非门输出低电平0，使两片CT74LS163同时被清零，从而实现二十四进制计数。

逻辑电路如图所示。

习题8.15(1)的逻辑图（2）因为M ＝24，所以24<M <28，即需要两片集成CT74LS163型四位二进制同步计数器，再用同步反馈清零法构成二十四进制计数器。

因为是同步清零，所以反馈的状态应是24－1＝23，而23对应的二进制数为00010111，所以，可令高位片（Ⅱ）的3210''''Q Q Q Q ＝0001，低位片（Ⅰ）的Q 3Q 2Q 1Q 0＝0111。

当计数器计到23时，计数器的状态为3210''''Q Q Q Q Q 3Q 2Q 1Q 0＝00010111，其反馈清零函数为D 0210R '=Q Q Q Q ，这时，与非门输出低电平0，在输入第24个计数脉冲CP 时，使两片CT74LS163同时被清零，从而实现二十四进制计数。

电路如图所示。

习题8.15(2)的逻辑图（3）因为M＝24，所以24<M<28，即需要两片集成CT74LS161型四位二进制同步计数器。