为了便于分析，我们讨论两种情况即 第一：时钟的延时Tpd为零 。 第二：时钟的延时Tpd不为零 。
下面通过时序图来分析：设第一个触发器的输 入为D1，输出为Q1,第二个触发器的输入为D2， 输出为Q2
第一：假设时钟的延时Tpd为零
符 合 要 求 的 时 序 图
：T-Tco-Tdelay>T3 ： Tdelay< T-Tco-T3
1、温度变化 2、电源
抖动原因: 一、时钟信号的产生 二、环境变化：
1、温度变化 2、电源（主要原因）（解决： 2 在主要时钟驱动器的周围加上去耦 电容）
三、电容耦合：
1、时钟线与相邻信号之间的耦 合。 2、所连时序元件栅电容的变化。
二、建立时间与保持时间
图1、建立时间与保持时间的示意图
定义：
1、建立时间（Tsu：set up time） 在时钟沿到来之前数据从不稳 定到稳定所需的时间。 说明：如果建立的时间不满足要求 那么数据将不能在这个时钟上升沿 被稳定的打入触发器。
时钟周期发生暂时的变化。即：时钟周期在 每个不同的周期上可以缩短或者加长。
说明：时钟抖动是严格衡量时钟暂时不确定
性的一项指标，并且经常针对某个给定的点 进行说明，它是一个平均值为零的随机变量。
产生原因比较：
偏差原因： 一、器件制造中的偏差 （参数不同） 二、互连偏差（芯片上 的电容电阻的偏差） 三、环境变化：
第二：时钟延时Tpd不为零
时 钟 存 在 延 时 但 满 足 时 序 时 ： Tpd
D2
时
Tpd T-Tco-T2max> T3
说明：由于建立时间与保持时间的和是稳定的一个时钟
周期，如果时钟有延时，同时数据的延时也较小那么建立时间
必然是增大的，保持时间就会随之减小，如果减小到不满足 D2的保持时间要求时就不能采集到正确的数据，如下图所示
结论2：
如果不考虑时钟的延时那么只需关 心建立时间，如果考虑时钟的延时那么 我们不仅要关系建立时间，更需关心保 持时间。
2、保持时间（Th：hold time）
数据稳定后保持的时间。 说明：如果保持时间不满足要求那么数据 同样也不能被稳定的打入触发器。
结论：建立时间是在时钟脉冲到来之前， 保持时间是在时钟脉冲到来之后。
同步设计中的一个基本模型（如下Fra bibliotek）说明：图中Tco是触发器的数据输出的延时；Tdelay是组合逻辑的
这是即T－（Tpd+T－Tco-T2min）<T4,就不满足要求了，所以 D2的保持时间应该为：T－（Tpd+T－Tco-T2min）>＝T4 即Tco＋T2min-Tpd>＝T4
说明：
1、假设时钟的延时Tpd为零 ：这种情况下不必考 虑保持时间，因为每个数据都是保持一个时钟节拍同时 又有线路的延时，也就是都是基于CLOCK的延迟远小于 数据的延迟基础上，所以保持时间都能满足要求，重点 是要关心建立时间 。 2、时钟延时Tpd不为零 ：这种情况下就要考虑保 持时间了，同时也需要考虑建立时间。时钟出现较大的 延时多是采用了异步时钟的设计方法，这种方法较难保 证数据的同步性，所以实际的设计中很少采用 。
延时；Tsetup是触发器的建立时间；Tpd为时钟的延时。如果第一个 触发器D1建立时间最大为T1max，最小为T1min，组合逻辑的延时 最大为T2max，最小为T2min 。
思考：
第二个触发器D2建立时间T3与保持时间 T4应该满足什么条件，或者是知道了T3与T4 那么能容许的最大时钟周期是多少 ？
如果组合逻辑的延时过大使得T-Tco-Tdelay<T3 那么将不满足要求，第二个触发器就在第二个时钟的 升沿将采到的是一个不定态，如下图所示。那么电路 将不能正常的工作 。
组 合 逻 辑 的 延 时 过 大 时 序 图
:T-Tco-T2max> T3, 要求的D2的 时 。
就是
结论1：
从上面的时序图中也可以看出，D2 的建立时间与保持时间与D1的建立与保 持时间是没有关系的，而只和D2前面的 组合逻辑和D1的数据传输延时有关，这 也是一个很重要的结论。说明了延时没 有叠加效应 。
建立时间与保持时间
徐雷 安徽大学----集成电路工程专业 安徽大学----集成电路工程专业
一、时钟偏差和抖动
时钟偏差：集成电路中一个时钟翻转
的到达时间在空间上的差别。时钟偏差时由 时钟路径的静态不匹配以及时钟在负载上的 差异造成的。
说明：时钟偏差并不造成时钟周期的变
化，造成的只是相位的偏移。
时钟抖动：在芯片上的某个给定的点上，