本文始於2010年初，2011年開放閱覽，將說明PI不是只看Resonance、Target Impedance來下de-coupling cap.，或看IR drop而已，應先避免電源\地平面不當分割，再下電容加強改善Target Impedance，才是較好的設計方式。
另外還以實例說明做PI模擬時，電容模型輸入正確寄生電感值的重要性，以及分地與合地設計時，近場的差異。
1.Verification of board import1.1 check stack-up1.2 check net1.3 check circuit element2.Resonant mode analysis2.1 未修改前，原分地、分power2.2 部分power plane合併(已合地)2.3 加de-coupling電容(已合地、合power)3.Target Impedance3.1 VDD3.3V for general IO3.2 RF_VDD334.Voltage Drop (IR drop)4.1 Generate sources and sinks4.2 Meshing4.3 Plotting and analyzing results4.3.1. 原分地、分電源4.3.2. 合地、合電源後5.案例分析-- DCDC noise couple5.1 模擬方法描述5.2 模擬結果5.2.1 電流分佈密度5.2.2 近場強度分佈6.問題與討論6.1 為何在數MHz低頻存在resonant頻點?6.2 Resonant 要壓到什麼程度才夠?6.3 Target Impedance要壓到什麼程度才夠?6.4 為何可以用電流密度來解釋合地後noise改善的現象?6.5 如何解釋合地後RF_VDD33的Target Impedance大幅改善的現象?7.補充資料7.1 Compare an microstrip line with different imperfect groundplanes1.Verification of board import1.1 check stack-up (確認堆疊的設定)SIwave v4.0以後的版本，stack-up setting可以存成.stk匯出或匯入。
至於堆疊如何設定可參考此1.2 check netDisplay "Nets tab" by View\Workspaces\Nets, then select somepower/ground net to highlight and check them原分地、分電源的狀況：電源-- RF_VDD33、VDD33、DVDD33VDD1.8、VDDQ=1.8V地-- GNDRF_GND合地、部分電源整合後的狀態：電源-- RF_VDD33、VDD33(VDD33與DVDD33合併)VDD1.8、VDDQ=1.8V地-- GND (所有地都合併)1.3 check circuit element (看import了哪些電容與電感about PI issue)方法一：第一次在SIwave匯入.asc後，會在"Message Window"看到總共匯入多少RLC數目方法二：在.siw中，從"Component Window"的RLC個別項目展開，查看"Local"目錄。
如果發現某些元件無法匯入，請參考此方法三：Edit \ Circuit Element Parameters2.Resonant mode analysis (plane分割的諧振狀態，IC擺放位置的諧振頻點) 2.1 未修改前，原分地、分power不論分地或合地的情況，原始檔案從1M~17MHz就有50個諧振頻點，更別說到1GHz有上千個諧振頻點了。
主因是power plane是破碎的，且沒有擺放足夠的de-coupling capacitor to suppress resonance以下8張圖雖然只看1MHz~16MHz，但產生諧振頻點的位置，已經涵蓋了各路power domain。
目前沒有看到諧振的位置，更高頻段可能還是存在諧振點，只是諧振點實在太多了，先看20MHz以下的。
挑幾個位置下de-coupling capacitor，以抑制2.13M、2.24MHz、3.51M、11.07MHz、12.8MHz、13.7MHz諧振分析至此發現，若不把電源與地適度合併，只靠加de-coupling capacitor要解諧振問題，幾乎不可能。
因為有些地方根本放不下電容，尤其在BGA正下方區域，整個連接非常破碎。
減少諧振的首要原則是，減少不必要的分地或分power，再來才是下電容。
2.2 把VDD33、DVDD3區域合併，重新跑一次諧振模擬(已合地)在下列圈起處，多放32顆0.1uF2.3 加de-coupling電容(已合地、合power)1M~1GHz之間，區域諧振頻點變少了，只剩下高頻的幾個頻點(351M、492M、543M、565M)有大區域的諧振。
在下列圈起處，再多放16顆1nF，則520MHz以下諧振頻點都受到控制了。
至此，已經多加了48顆電容，老闆要砍人了@@3.Target Impedance做PI模擬時，請善用(必須用)Edit \ Pin Group (by SIwave v3.5)功能Tools \ Pin Group Manager (by SIwave v4.0)與Circuit Elements \ Generate on Components (by SIwave v4.0)3.1 VDD3.3V for general IO若地與power都分割，且沒有增加de-coupling電容的最初情況：Target Impedance 在2.5GHz以上會超過10歐姆(紅線)若地合併，VDD33與DVDD3也合併，且增加de-coupling電容的最後情況：Target Impedance維持10歐姆以內(綠線)即使多加了48個電容，對Target Impedance改善很少；試著de-active新加的48顆小電容，發現綠線的PI改善主要是因為合地，而不是下了電容的關係。
但真的多下了48顆電容對PI的貢獻這麼微不足道嗎?? 也不是這樣，上圖的模擬結果是有問題的，因為所套用的0.1uF電容是理想電容，沒有考慮實際電容在高頻的寄生電感與ESR。
原先PCB上匯入的電容，其寄生電感與ESR都默認為理想值0。
下圖則是把所有的by-pass電容，都重新輸入寄生電感值0.4nH (4E-10)、ESR=0.1 Ohm，再跑一次模擬。
下圖的趨勢，才是比較合理的如果模擬時考慮了de-coupling電容的非理想效應，就可以看出合地與多加電容，對於target impedance都有幫助。
參閱電容非理想特性3.2 RF_VDD33若地分割，且沒有增加de-coupling電容的最初情況：Target Impedance在600MHz 以上會超過10歐姆，最高超過100歐姆(紅線)若地合併，且增加de-coupling電容的最後情況：Target Impedance維持20歐姆以內(綠線)4.Voltage Drop (IR drop)希望藉由SIwave所提供的IR drop分析功能，能找出sec. 3.3分地後，Target Impedance特別差的原因4.1 Generate sources and sinks選定Source IC：Edit \ Select \ Single Object，然後選定主IC。
下圖被選定的BGA主IC整個以黃色亮框顯示，且左下角有幾個綠色ball是彼此有細線相連的，即是sec. 3.3中做過pin group的結果。
綠色是指RF_GND，紅色是指RF_VDD33在sec. 3.3是做Target Impedance分析，所以"Generate Ports"時，是選擇建立"Port"。
請先把之前建立的port砍掉。
以同樣的servo power pin group與servo ground pin group，重新建一個"Circuit Element Type"是"Current Source"的物件按"Create"後，就可以在最右邊的"Circuit Elements"欄位內，看到新建的Current Source，然後按"OK"Locate VRM：在板子上RF_VDD的最源頭，放一個3.3V Voltage Source。
Circuit Element \ Voltage Source4.2 MeshingSimulation \ Compute DC Current/Voltage-- "Perform Adaptive Mesh Refinement"一定要記得核選，Mesh R efinement 取1~3可以減少mesh time，一般選3 ~ 8-10-- "Mesh Vias"不選可以跑的比較快，但準度會差一點。
-- Voltage Source (VRM)的negative terminal，記得要設"Negative"4.3 Plotting and analyzing results雖然在前一個設定步驟已經核選"Plot Current Density and voltage Distribution"，理論上按OK開始進行DC Current/Voltage模擬完，會自動跳出模擬結果；但如果沒看到模擬結果，可以從Results \ DC IR Drop \ .. \ Currents/Voltage打開4.3.1 原分地、分電源4.3.1.1 Layer-2 current flow (GND layer)因為一開始沒有選"Mesh Vias"，所以"All Vias"這一項也沒有東西。
J、V、P都核選時，是不會出現單位，但若只選一種(J)，就可以看到單位4.3.1.2 Layer-3 current flow (Power layer)看到這張圖到處都是紅色不用緊張，這是因為這一層是power layer，所有3.3V power domain，因為IR drop差異不大，大家電壓都差不多，所以會看到紅色。