大连民族学院本科毕业设计（论文）误码率在线测试电路设计学院（系）：机电信息工程学院专业：电子信息工程学生姓名：佟贵滨学号：04021618指导教师：李春杰评阅教师：完成日期：2008年6月15号大连民族学院摘要由于种种原因数字信号在传输过程中不可避免地会产生差错，本文设计一误码率在线测试电路。
它可以有效的检测通信系统的可靠性。
本文介绍了通信系统中帧同步的相关概念及其捕捉的方法，对误码率测试系统的基本原理进行了分析，提出了误码率测试系统的设计方案。
本系统主要有FPGA和单片机两部分。
用FPGA芯片实现了误码率测试的检测电路，用AT89S52单片机实现了误码率在线测试电路的主控部分，将FPGA的高可靠、高速的特点与单片机良好的数据处理和控制管理能力结合起来，使整个系统具有了良好的性能。
FPGA主要用MAX+plusⅡ为软件平台,基于FLEX10K芯片,通过硬件描述语言VHDL,采用自顶向下的设计流程完成误码的检测，并进行了时序仿真及调试，结果正确。
这部分是本系统的核心。
单片机主要完成误码率测试系统的数据的算法处理和实时显示的功能。
其次单片机还起主控的作用，将误码率测试系统的其他模块连接起来。
关键词：误码率;现场可编程逻辑门阵列；帧同步AbstractDue to various reasons digital signal transmission in the process inevitably will produce errors, the paper design of a bit-error rate online test circuit. It can effectively test the reliability of communications systems.This paper describes the communication system in the frame synchronization of related concepts and methods of capture, the bit error rate testing system for the basic principles of the analysis, the bit-error rate test system design. This system is mainly a FPGA and Single Chip Microcomputer in two parts. FPGA chip with a bit error rate testing of the detection circuit, with AT89S52 Single Chip Microcomputer the bit-error rate online test circuit main section, the FPGA will be highly reliable, high-speed MCU and the characteristics of a good data-processing and control Ability to integrate the management, so that the whole system is a good performance.FPGA main MAX + plus Ⅱfor the software platform, based on FLEX10K chips, hardware description language VHDL, a top-down design process to complete the error detection, and the timing simulation and debugging, the results correct. This part is the core of the system. Single Chip Microcomputer to complete the main test system bit error rate of data processing algorithms and real-time display functions. This was followed by Single Chip Microcomputer also has the role of control, the bit-error rate testing system linking the other modules.Key Words：bit-error; FPGA; frame synchronization目录摘要 (I)Abstract (II)1 绪论 (1)1.1 课题介绍 (1)1.2 FLEX10K芯片 (1)1.3 VHDL语言 (2)1.4课题的主要内容 (3)2 误码率测试的原理 (4)2.1误码率的概念 (4)2.2 帧的概念 (4)2.3 帧同步码插入和捕捉的方法 (5)2.4 同步状态保护和搜捕过程校核 (6)2.4.1同步状态的保护 (6)2.4.2 搜捕过程校核 (6)3 误码率测试系统的硬件实现 (8)3.1系统的总体设计方案 (8)3.2误码率检测电路的设计 (8)3.2.1 FPGA芯片介绍 (8)3.2.2 FPGA电路的具体实现 (9)3.3 CPU模块的设计 (10)3.3.1 AT89S52功能简介 (10)3.3.2 单片机最小系统的实现 (13)3.4 8255扩展模块的设计 (14)3.4.1 8255芯片的结构 (14)3.4.28255的端口选择和控制字 (16)3.4.3 扩展电路的电路的具体实现 (17)3.5数码管显示模块的设计 (17)4 软件设计 (19)4.1 FPGA部分的设计 (19)4.1.1 误码检测电路的设计 (19)4.1.2 误码率测试电路的仿真和调试 (20)4.2 单片机部分的设计 (22)4.2.1数据处理模块 (22)4.2.2显示模块 (23)结论 (25)参考文献 (26)致谢 (27)1 绪论1.1 课题介绍在一些电磁环境比较恶劣的情况下，一些大规模集成电路常常会受到干扰，导致不能正常工作。
特别是像RAM这种利用双稳态进行存储的器件，往往会在强干扰下发生翻转，使原来存储的"0"变为"1"，或者"1"变为"0"，造成的后果往往是很严重的。
例如导致一些控制程序跑飞，存储的关键数据出错等等。
现在，随着芯片集成度的增加，发生错误的可能性也在增大。
在通信系统的设计实现过程中，都需要测试系统的误码性能。
而常见的误码率测试仪多数专用于测试各种标准高速信道，不便于测试实际应用中大量的专用信道，并且价格昂贵，搭建测试平台复杂。
随着大规模集成电路的迅速发展，FPGA 在保持其集成度高，体积小，功耗低，性价比高特性的同时能够实现越来越复杂设计功能，日益广泛的应用于通信设各的设计实现。
FPGA (Field Programmable Gate Array)技术是近几年发展起来的新型电路实现技术。
它是一种将门阵列的通用结构与PLD的现场可编程特性结合于一体的新型器件，具有集成度高、通用性好、设计灵活、编程方便等多方而的优点。
用FPGA实现专用电路，不仅可以实现某些特殊功能，而且还可以简化接口和控制，有利于提高系统的整体性能和工作可靠性，并为进一步实现系统集成创造条件。
[1]1.2 FLEX10K芯片Altera的PLD器件包括APEX20K、Excalibur、Mercury、Stratix、 ACEX1K、FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX7000、MAX3000、Classic等系列。
根据各种器件的比较和实际的应用情况，在本设计中选用FLEX10K系列中的FLEX10KE器件。
FLEX10K是工业界第一个嵌入式的可编程逻辑器件，采用可重构的CMOS SRAM工艺，把连续的快速通道互连与独特的嵌入式阵列相结合，同时也结合了众多可编程器件的优点来完成普通门阵列的宏功能。
由于其具有高密度、低成本、低功率等特点，所以脱颖而出称为当今Altera PLD中应用最好的器件系列,其集成度己达到25万门。
它能让设计人员轻松开发出集存储器、数字信号处理器及特殊逻辑包含32位多总线系统等强大功能于一身的芯片。
FLEX10K系列器件主要由嵌入式阵列块、逻辑阵列块、快速通道互连和I/O单元四部分组成，如图1.1所示。
由图可以看出，一组LE构成一个LAB, LAB是排成行和列的，每一行也包含一个EAB。
LAB和EAB是由快速通道连接的。
IOE位于快速通道连线的行列的两端。
图1.1 FLEX10K元器件内的总线总体结构嵌入式阵列由一系列嵌入式阵列块(EAB)构成。
当用来实现有关存储功能时，每个EAB提供2048位用来构造RAM, ROM, FIFO或双口RAM等功能。
当用来实现乘法器、微控制器、状态机以及DSP等复杂逻辑时，每个EAB可以贡献100到600个门，EAB可以单独使用，也可以组合起来使用。
逻辑阵列由一系列逻辑阵列块(LAB)构成。
每个LAB包含八个LE和一些局部互连。
每个LE含有一个四输入查找表(LUT)、一个可编程触发器、进位链和级联链。
八个LE 可以构成一个中规模的逻辑块，如八位计算器、地址译码器和状态机。
多个LAB组合起来可以构成更大的逻辑块。
每个LAB代表大约96个可用逻辑门。
器件内部信号的互连和器件引脚之间的信号互连由快速通道连线提供，快速通道互连是一系列贯通器件长、宽的快速连续通道。
[2]1.3 VHDL语言VHDL是随着可编辑逻辑器件(CPLD)的发展而发展起来的一种硬件描述语言。
现在，VHDL作为IEEE的工业标准硬件描述语言，得到了众多EDA公司的支持，在电子工程领域，己成为事实上的通用硬件描述语言。
VHDL主要用于描述数字系统的结构、行为、功能和接口。
除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法和一般的计算机高级语言十分相似。
应用VHDL进行工程设计的优点是多方面的。
1、与其他语言相比，VHDL具有强大的行为描述能力，在EDA上具和VHDL综合器的支持下，可以避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统；2、VHDL中丰富的仿真语句和库函数，使得在任何大系统的设计早期(设计尚未完成)，就能查验设计系统的功能可行性，随时可对设计进行仿真模拟；3、VHDL语句的行为描述能力和程序结构决定了它具有支持大规模设计的分解和己有设计的再利用功能；4、对于用VHDL完成的一个确定的设计，可以利用EDA上进行逻辑综合和优化，并自动地把VHDL描述设计转变为门级网表(根据不同的实现芯片)。