X
Via1
Via2
Poly
4. 设计规则举例
图 多晶硅层相关设计规则的图形关系
7.3 图元
按理说，根据上节给出的设计规则，我们就可以设计版图
了。事实上，仅根据这些规则就来设计版图，还是难以入 手的，因为电路所涉及的每一种元件都是由一套掩模决定 的几何形状和一系列物理、化学和机械处理过程的一个有 机组合。这些有机组合是工艺线开发的结果。对版图设计 者来讲，工艺能够制造的有源和无源元件的版图应该作为 工艺元件库事先从工艺厂家得到。必要时，设计者需要自 己建立相应的元件库。
7.1 工艺流程定义
以台湾半导体制造公司(TSMC)的 0.35μm CMOS工艺为例,我们给出从工艺 文件出发到设计出版图的途径。TSMC的 0.35μm CMOS工艺是MOSIS 1998年以来 提供服务的深亚微米工艺，东南大学射频 与光电集成电路研究所已利用这一工艺 多 次 成 功 流 片 。以下简要介绍利用该工艺的 技术文件进行芯片设计的流程。
集成电路设计
主讲教师 曾凡太 zftforcanada@
2008.3.20
山东大学信息学院
第7章 版图设计
7.1 工艺流程定义
7.2 版图几何设计规则
7.3 图元
7.4 电学设计规则
7.5 布线规则
7.6 版图设计
7.7 版图检查
7.8 版图数据提交
第7章 版图设计
版图(Layout)是集成电路设计者将设计并模拟优化后的电路转化
表7.2 MOSIS 为TSMC 0.35mCMOS工艺定义的全部工艺层 表16.2 MOSIS为TSMC0.35m CMOS工艺定义的全部工艺层
层名 Contact N_well Active P_plus_select N_plus_select Poly Electrode Metal1 Via Metal2 Via2 Metal3 Glass 层号 (GDSII) 25 42 43 44 45 46 56 49 50 51 61 62 52 对应的CIF 名称 CCC CWN CAA CSP CSN CPG CEL CMF CVA CMS CVS CMT COG 说明 接触孔 N阱 有源层 P型扩散 N型扩散 多晶硅 第二层多晶硅 第一层金属 连接第一与第二层金属的接触孔 第二层金属 连接第二与第三层金属的接触孔 第三层金属 钝化玻璃
有源层电阻
由N+扩散、P+扩散分别与有源区形成N+有源层 电阻和P+有源层电阻，如图8.9和8.10。
4.0 1.5 1.0 2.0 4.0 Contact Active 2.0 N_plus_select
Xd
Xd
2.0
Metal1
图7.9 N+有源层电阻俯视图
4.0 N_well 4.0 1.5 4.0 4.0 2.0 P_plus_select 1.0 Active Contact Xd Xd
TSMC的0.35μm沟道尺寸和对应的电源电压、电 路布局图中金属布线层及其性能参数见表7.1。
表16.1 沟道长(μ m) 金属布 多晶硅 电 源 线层数 布线层 电 压 数 0.35 3 2 (V) 3.3 W/L NMO S 0.6/0.40 3.6/0.40 0.54 0.58 -0.77 -0.76 PMOS 阀值电压 （V） 31 级 环 行 振荡器频 率(MHz) 196.17
阱区电阻
N_well 2 12 1 Active Metal1 Xd 18 Xd Contact
N_plus_select
图7.11 N阱电阻俯视图 为了引出N阱电阻的两个电极，在N阱中进行N+扩散， 该扩散区与有源层形成N型有源区，有源区再通过接触孔和 金属连接形成欧姆接触，金属构成了电阻的两个电极。
2.
最小间距(minSep)
间距指各几何图形外边界之间的距离，如图8.2所示：
图 间的最小间隔
P_l\plus_select/ N_plus_select
Electrode
Contact
N_well
Metal1
Metal2
N_well Active Poly P_plus_select/ N_plus_select Contact Metal1 Via1 Metal2 Electrode Via2 Metal3
IMD -1
W W
ILD
W W
NSD
W W
NSD
W W
Poly
NSD
VTP PAPT Nwell
Trench oxide
NAPT Pwell
P Substrate
7.2
版图几何设计规则
集成电路的制造必然受到工艺技术水平的限制，
受到器件物理参数的制约，为了保证器件正确 工作和提高芯片的成品率，要求设计者在版图 设计时遵循一定的设计规则，这些设计规则直 接由流片厂家提供。设计规则（design rule） 是版图设计和工艺之间的接口。
W W IMD -5
W W

substrate noise MIM capacitor(1fF/um^2) Thick-top-metal for inductor 6 Metal 1 Poly Polycide resistor(7.5 Ohm/sq) High N/P implant resistor(59 Ohm/sq, 133 Ohm/sq) M1-M5 (78 mOhm/sq) Thick-top-metal (18 mOhm/sq)
Metal-5 Metal_5 W W Metal4 Metal 4 IMD -3 WW Metal-3 Metal -3 W W -2 Metal-2 Metal W W Metal-1 Metal -1 W W
A-Si
PSD PSD PSD
IMD -4
W W
W W
IMD -2 W W
W W
W W
设计规则主要包括各层的最小宽度、层与层之
间的最小间距等。
1. 最小宽度(minWidth)
最小宽度指封闭几何图形的内边之间的距离如图8.1所示：
图 宽度定义
在利用DRC(设计规则检查)对版图进行几何规则检 查时，对于宽度低于规则中指定的最小宽度的几何图形， 计算机将给出错误提示。
TSMC_0.35μm CMOS工艺中各版图层的线条最小宽度
成的一系列几何图形，它包含了集成电路尺寸大小、各层拓扑定 义等有关器件的所有物理信息。集成电路制造厂家根据这些信息 来制造掩膜。版图的设计有特定的规则，这些规则是集成电路制 造厂家根据自己的工艺特点而制定的。因此不同的工艺，就有不 同的设计规则。设计者只有得到了厂家提供的规则以后，才能开 始设计。版图在设计的过程中要进行定期的检查，避免错误的积 累而导致难以修改。很多集成电路的设计软件都有设计版图的功 能，CadenceDesign System就是其中最突出的一种。Cadence 提供称之为Virtuoso的版图设计软件帮助设计者在图形方式下绘 制版图。
Y
X
(a)
(b)
图7.3 交叠的定义
表7.5 TSMC_0.35μm CMOS工艺版图各层图形之间最小交叠
表 16.5 TSMC_0.35μ m CMOS 工艺版图各层图形之间最小交迭
P_l\plus_sele ct/N_plus_sel ect Contact Electrode
N_well
Metal1
0.18 0.18 um umprocess processStructure Structure
Feature size L=0.18um VDD 1.8V/2.5V Deep NWELL to reduce
Metal-6 Metal -6 W W
Passivation PESiN HDP oxide
18 6 3 1 3 3 2 2 2 3 3 2 2 2 3 4 2 2 3 2 15 15 15 15 3 3 3
Metal3
Active
Via1
Via2
Poly
最 小 宽 度 (minSep) 单位： lambda=0.2μ m
3. 最小交叠(minOverlap)
交迭有两种形式： a) 一几何图形内边界到另一图形的内边界长度 (overlap) ，如图 8.3(a) b) 一几何图形外边界到另一图形的内边界长度 (extension) ，如 图8.3(b)
Metal2
Y
N_well Active Poly P_plus_select/ N_plus_select Contact Metal1 Via1 Metal2 Electrode Via2 Metal3 Glass
6
2 2 1.5 1.5 1 1 1 1 2 2 1 1 6
Metal3
Active
2.
电阻(Resistor)
设计者在Cadence环境下CMOS工艺可用的电阻 有多晶硅电阻、有源层电阻和阱区电阻。 三种电阻的计算公式均为：
l 2* X d 2 R * Rsh * Rcon w w n
其中，Rsh为方块电阻值，l 和w 分别是体电阻的 长与宽，Rcon是单个接触区形成的电阻值，n是接触孔 数。 电阻的可变参数：电阻宽度(width)、电阻值(R)。
以下给出的是东南大学射频与光电集成电路研究所根据
MOSIS提供的TSMC 0.35m CMOS工艺文件设计的几种 关键元件，它们的有效性已经通过两次工艺流程得到证明 。图中几何尺寸的单位都是lambda，对于0.35μm工艺， λ=0.2μm。
1.
NMOS和PMOS
Poly 2 1 1.5 3 1.5 N_plus_select
最小宽度(minWidth) 单位：lambda=0.2μ m 12 2 2 3 2*2(固定尺寸) 3 2*2(固定尺寸) 3 3 2*2(固定尺寸) 5