1. 电学SOA
功率晶体管的电学SOA 源于碰撞电离。背栅去偏置 效应。背栅去偏置超过了源区衬偏电压，源向衬底 注入少子。
2. 热电SOA
MOS 结构中固有寄生双极型晶体管具有和任何其他 双极型晶体管一样的缺点，尤其是会出现热击穿。 在约1ms 的延迟后，聚集的电流就会将雪崩MOS 管 烧毁，这种机制叫做热电SOA。漏区-背栅结温度较 高的部分传导较大的电流，使电流积聚到一个热点。
！！Guard Ring 必须封闭
应该采用后者
噪声抑制——屏蔽
M3
M2
Signal
M1
Coaxial Shielding
via2 M2 via1
GND
！如果需要shielding结构，请电路设计者事先告知 ！！绕线时，先走Shielding结构，再绕其他线
噪声抑制——差分结构
Differential Signal
噪声抑制——去耦
Stacked Power Rails
M3
GND
小电容
M2
VDD
M1
GND
层叠电源线和地线，会形成许多小电容 对于高频噪声的泄放很有用
在做cell ring时，除非工艺方有特定要 求，往往都做成电源线与地线层叠的形式：
方便ESD走线 增大寄生电容。
噪声抑制——电源
PAD
Individual Power Rail
器件的个数是否和原理图一至(有并联的管子时注意)；各器件的尺寸是否和原 理图一致。一般在拿到原理图之后，会对布局有大概的规划，先画器件，(器 件之间不必用最小间距,根据经验考虑连线空间留出空隙)再连线。对每个器件 的各端从什么方向,什么位置与其他物体连线必须先有考虑
如果一个cell调用其它cell，被调用的cell的vssx,vddx,vssb,vddb如果没有和 外层cell 连起来，尽量在布局低层cell时就连起来
Rules for match
Something Especial for MOS
Common Centroid Symmetry Layout（AB BA）
栅、源接衬底电位
M=2，merge 网表修改 版图设计者不得自行修改网表！
Rules for match
Something Especial for MOS
3 热梯度
阈值电压随温度-2mV/℃，MOS电流匹配与阈值电压关系不 大，取决于尺寸
MOS的共质心布局
共质心可以消除梯度的影响
MOS匹配规则
1）一致性 匹配器件质心应近似一致，尽量重合 2）对称性 阵列应相对于X轴和Y轴对称，应该是用阵列中各单元 的位置对称 3）分散性
阵列应具有最大程度的分散性，器件的各组成部分 均匀分散在阵列中。 4）紧凑性 阵列应尽可能紧凑，接近正方形 5）方向性
二、 常规MOS 功率晶体管
最为常见的MOS 功率晶体管的两种金属连线图形分别 为：矩形器件、对角器件； 1. 矩形器件
流过晶体管各部分的电流基本相等。
功率MOS管的导线连接
A普通方式，成对导线，方便连接； B电流最均匀，最适合的连接方式 C减小了导线电阻，但电流不均匀
功率MOS管的导线连接
对角结构，采用逐渐变细总线的版图结构。
从而自然地在器件的两侧形成梯形的金属2 总线。 漏极和源极必须位于晶体管相对的两端。
逐渐变细的总线可以降低去偏置效应
降低栅电阻连接
通过金属跳线在栅极两端连接，可以使栅电阻降低 到1/4
非常规结构
通过把结构巧妙的源漏单元紧密地排布成阵列形式 可获得更小的特定导通电阻。下图显示的是华夫饼式与 曲栅式的MOS 晶体管版图。
低层cell的pin。label等要整齐，而且不要删掉以备后用。
匹配电路的栅如果横走，之间连接用的金属线会是竖走，用金属一层，和规 定的金属走向一致。
为防止信号串扰，在两电路间加上PTAP，此PTAP单独连接VSS PAD。
金属上走过的电压很大时，为避免尖角放电，拐角处用斜角，不能走90度 的直角，但是慎用PATH (off-grid)。
在匹配电路的mos管左右画上dummy，用poly，poly的尺寸与管子尺寸一 样，dummy与相邻的第一个poly gate的间距等于poly gate之间的间距。
电阻的匹配，例如1，2两电阻需要匹配，仍是1221等方法。
Via不要打在电阻体,电容(poly)边缘上面。Via金属与金属之间的接触孔， contact是金属与poly之间的接触孔，tap是衬底或是well之间的接触孔。
应将接触孔置于场氧化层的上方
沟道附近的扩散区
深扩散区会影响附近MOS管的匹配，扩散区结的尾 部延伸， 如BICMOS的深N侧阱和NBL要远离匹配MOS沟道 CMOS工艺中N阱应与NMOS间隔一定距离 PMOS应距离N阱边缘一定距离，防止横向扩散对 阱浓度的影响
NMOS比PMOS匹配更好
可能由于背栅掺杂的变化，埋层 沟道的存在，以及方向的应力效 应
管起二极管的作用。
关于匹配电路，放大电路不需要和下面的电流源匹配。但是对于差分电路， 放大管要相互匹配，电流源也要相互匹配。使需要匹配的管子所处的光刻环 境一样。
匹配分为横向，纵向，和中心匹配。
尺寸非常小的匹配管子对匹配画法要求不严格，4个以上的匹配管子,局部和 整体都匹配的匹配方式最佳。
如果w=20，可画成两个w=10的mos管并联，当然对于高频电路，寄生电 容的影响会很大，所以尽量多用一些叉指为好。
10 MOS晶体管
功率MOS 晶体管与版图
一、 MOS 安全工作区（SOA）
MOS 晶体管可用作开关或大功率调节。专门为这 类应用而设计的器件称为功率晶体管。一般把安全工作 区（SOA）边界的这两部分称为电学SOA 与热电SOA 。

晶体管击穿电压决定了最大VDS，电迁徙限制了
最大电流，最高温度和散热决定了最大功率，
尽量用最上层金属接出PIN
接出去的线拉到cell边缘,布局时记得留出走线空间
金属连线不宜过长；也不能太宽。太长或是太宽的时候由于金属应力的存在 ，工艺做的时候会发生形变，容易起翘
电容一般最后画，在空档处拼凑，电容上下级板的电压注意要均匀分布；电 容的长宽不宜相差过大，可以多个电容并联
Common Centroid Symmetry La
Rules for match
Something Especial for MOS
Common Centroid Symmetry Interdigitation Layout
噪声抑制——保护环
连线接头处要重叠，画的时候将该区域放大可避免此错误。
摆放各个小CELL时注意不要挤得太近，没有留出走线空间。最后线只能从器 件上跨过去。
Text，PA等层只是用来做检查或标志用，不用于光刻制造。 芯片内部的电源线/地线和ESD上的电源线/地线分开接;数模信号的电源线/
地线分开。
PAD与芯片内部cell的连线要从ESD电路上接过去。 Esd电路的SOURCE放两边，DRAIN放中间。 NWELL有一定的隔离效果，但对于高频的RF电路，采用深N阱效果较好. 上拉P管的D/G均接VDD，S接PAD，下拉N管的G/S接VSS，D接PAD，P/N
开关感性负载的器件在正常工作时会产生极大的瞬 间能量，这些瞬态不会引起闩锁，也会向敏感电路 注入噪声，高频MOSFET的栅极驱动会遇到栅导线 谐振引起的严重瞬变。所以MOSFET栅极驱动和感 性负载驱动的输出电路必须仔细使用电子保护环屏 蔽以减小噪声耦合和闩锁敏感度。
噪声抑制——保护环
Guard Ring
实例
1，分散性较差，因有长串的段属于同一器件 2，存在间隙，不紧凑 3 ，较好 4，分散性较差，中间有长串的段属于同一器件
二维交叉耦合
可以分成两个部分，并对角分布，
Rules for match
Something Especial for MOS
This one is better！！！ M=1的两个器件进行匹配一般不要将其merge
电阻连线处孔越多，各个VIA孔的电阻是并联关系，孔形成的电阻变小。
电阻的dummy是保证处于边缘电阻与其他电阻蚀刻环境一样。
Power mos要考虑瞬时大电流通过的情况，保证电流到达各处的路径的电 阻相差不大。（适应所有存在大电流通过的情况)
金属层dummy要和金属走向一致，即如果M1横走，M1的dummy也是横 走向
MOS电流匹配
需要电流匹配的时候，如电流镜 漏极电流的失配为
VGST减小时，阈值值电压失配ΔVT影响增加，造成漏 极电流的失配增加。
所以增加VGST可以提高电流匹配。取0.3V以上
MOS匹配
大尺寸比小尺寸晶体管更匹配，大尺寸降低了局部 不规则的影响
长沟道比短沟道更匹配，因为长沟道降低沟道调制 效应。
匹配因素——方向
晶体管跨导取决于载流子迁移率，在不同方向下，晶 体管表现不同的应力敏感性。
为避免应力影响，匹配晶体管取一致方向。
匹配因素——扩散和刻蚀效应
多晶硅刻蚀速率不一致，开口越大，速率越快，
中等精度的匹配，要求增加虚拟晶体管，虚拟 晶体管栅极与源相连
有源区上栅极接触孔引起的失配
如果在有源区上的栅氧上的多晶栅加接触孔， 会引起较大的失配，硅化物可能会穿透多晶硅 栅，极大地改变氧化层附近多晶硅栅的功函数
每个源区周围有四个漏区，每个漏区周围有四个源 区，有金属斜条连接，版图密度更大
击穿电压后者栅极更平缓，有利于增加击穿电压
•
MOS电压匹配
需要栅源电压匹配，如差分对输入管； 设器件工作于饱和区，漏电流相同，则两
器件的栅源电压的失配为