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一些时钟树的实例
第6章 自动布局布线及SOC简介
路 漫 漫 其 修 远 兮 吾 将 上 下 而 求 索
不含时钟树
零歪斜时钟树
可变时间时钟树
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第6章 自动布局布线及SOC简介
时钟树插入及增加驱动器
时钟信号延时与具体的版图密切相关，所以在逻辑综合 的时候一般忽略时钟的处理，而在布局布线设计中进行 插入时钟树操作。
第6章 自动布局布线及SOC简介
6.1 自动布局布线 6.2 SOC的技术简介 6.3 VLSI设计发展方向
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路 漫 漫 其 修 远 兮 吾 将 上 下 而 求 索
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第6章 自动布局布线及SOC简介
LogiPclascyenmtehnestis Routing
路 系统中的时钟负载很大，而且遍布整个芯片。这样就造成
漫 漫 其
了 较 大 的 本 地 时 钟 间 的 相 对 延 时 ， 也 叫 时 钟 偏 斜 (Clock
修 远
Skew)，时钟偏斜严重影响电路的同步，会造成时序紊乱。
兮
吾 将 上
延时
延时最大
下
而
求索cd来自芯片平面b2020/7/24
a
时钟输入
延时为零
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⑥ 输出结果
第6章 自动布局布线及SOC简介
所有检查验证无误，布图结果转换为GDSII格式的掩膜文 件。
路 漫
然后通过掩膜版发生器或电子束制版系统，将掩膜文件
漫 其
转换生成掩膜版。
修
远
兮 吾
⑦
后仿真
将
上
下 而
后仿真是指版图完成后提取芯片内部寄生参数后的得到
求
索
最准确的门延时和互连线延时的仿真。
将
上 下
Components的TSMC0.25um CMOS标准单元库和输入/
而 求
输出单元库)
索
➢ 标准逻辑单元库的库单元种类繁多，形式多样，以满
足不同阶段的ASIC设计的需求
➢ 设计约束
➢ 芯片的总体功耗、时序要求和面积
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② 布局规划、预布线、布局
第6章 自动布局布线及SOC简介
Silicon Ensemble，其中，Block Ensemble适用于宏单元的自动布局
布线，Cell Ensemble适用于标准单元或标准单元与宏单元相混合
的布局布线，Gate Ensemble适合于门阵列的布局布线，Silicon
Ensemble主要用在标准单元的布局布线中。
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在深亚微米设计中，合理的总体布 局规划可以提高综合的连线延迟模 型的准确性，从而更快的达到时序 收敛，减少设计的重复。
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预布线
第6章 自动布局布线及SOC简介
预布线的目的就是要在版图设计上为布线留必要的通道
预布线包括宏单元的电源、地、信号的布线，焊盘单元 的布线及芯片核心逻辑部分的电源环、电源网络的布线
远
网表形式存在。
兮
吾
硬核
将 上 下
是指在性能、功率和面积上经过优化并映射到特定工艺技术的可复用 模块。它们以完整的布局布线的网表和诸如GDSII（一种版图数据文
而 求
件格式）格式的固定版图形式存在。
索
分类 软核 固核 硬核
可移植性 好 中 差
联合性 高 中 低
易用性 高 中 低
价格 高 中 低
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后仿真包括：逻辑仿真、时序分析、功耗分析、电路可 靠性分析等
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第6章 自动布局布线及SOC简介
6.2 SOC技术简介
基本概念
➢ SOC：System on chip 片上系统系统集成芯片
路 漫
➢ Soc基本特征：
漫
其 修
① SOC是VLSI技术的最新产物。
远 兮
② SOC是实现现代电子系统的重要途径。
将 上
硬件
下 而
软件
求 索
测试等学科
各领域的界线越来越模糊，趋向融合。
SOC芯片的设计同样按层次划分，与VLSI 设计方法一致，同样分为：
系统设计、
行为设计、
结构设计、
逻辑设计、
索
➢ 晶振单元
➢ 直流电压转换器(DC-DC converter)
➢ I/O模块
➢ 无线传输模块
➢ 图像处理模块
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路 漫 漫 其 修 远 兮 吾 将 上 下 而 求 索
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第6章 自动布局布线及SOC简介
SOC组成结构
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路 漫 漫 其 修 远 兮 吾 将 上 下 而 求 索
a) 设计规则检查(DRC, Design Rule Check)
设计规则是以器件的特征尺寸为基准，根据制造工艺水
平及其它考虑，制定出的一整套关于各掩膜相关层上图
形自身尺寸及图形间相对尺寸的允许范围。
路 漫 漫
设计规则检查则是检查版图中各掩膜相关层上图形的各
其 修
种尺寸，保证无一违反规定的设计规则。
能的要求下，在指定的区域内完成所需的全部互连，同
时尽可能地对连线长度和通孔数目进行优化。
路
漫 漫
完成预布线以后，一些特定网络的布线，如时钟、总线
其 修
等一些关键路径需要严格保证其时序要求；在布线中，
远 兮
这些关键路径的布线被赋予较高的优先级，有时甚至进
吾 将
行手工布线。
上 下
全局布线
而
求 索
➢ 布线工具首先把版图区域划分为不同的布线单元，同
远
兮 设计规则的范围很宽，项目繁多，但其中多数规则是关
吾 将
于图形边与边之间的距离规范，包括宽度检查、面积检
上
下 而
查、内间距检查和外间距检查。
求
索
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第6章 自动布局布线及SOC简介
b) 电学设计规则(ERC, Electronic Rule Check)
电学设计规则检测出没有电路意义的连接错误，（短路、 开路、孤立布线、非法器件等），介于设计规则与行为 级分析之间，不涉及电路行为
吾 将
VLSI设计的自动布局、布线必须借助EDA工具完成
上
下 而
比较著名的自动布局、布线工具：AVant！/Synopsys的ApolloII、
求
Cadence、Synopsys、Mentor等公司的工具。
索
在Cadence中进行布局规划的工具为Preview，进行自动布局布线
的引擎有四种：Block Ensemble、Cell Ensemble、Gate Ensemble和
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第6章 自动布局布线及SOC简介
时钟树
时钟树综合就是为了保证时钟的设计要求，对芯片的时钟 网络进行重新设计的过程，包括:
➢ 时钟树的生成
路 漫 漫
➢ 缓冲的插入
其 修
➢ 时钟网络的分层
远
兮 吾
时钟网络形式
将
上 下
➢ 最常用的时钟网络是H-树和平衡树
而
求
时钟源
索
时钟树主干
时钟树主干
时钟源
最常用的两种时钟网络
为了实现时钟延时的总体平衡，对时钟信号进行树状插
路 漫
入驱动(buffer)。
漫
其
修
远
兮
吾 将 上 下 而 求 索
一个插入驱动的时钟分配树
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DEC Alpha 21164 CPU时钟树的例子
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第6章 自动布局布线及SOC简介
④ 布线
布线是根据电路连接的关系，在满足工艺规则和电学性
吾
③ SOC技术涉及：
将
上 下
a) 集成电路制造技术；
而 求
b) 设计技术；
索
c) 电子系统设计理论；
d) 软件工程等。
④ SOC芯片采用超深亚微米（VDSM）或纳米IC制造技术。
⑤ SOC的复杂性！绝大多数设计厂商不可能覆盖全部技术领域，不 可能也没有必要在设计上完全采用自主设计方法。
⑥ 大量采用IP核来完成设计已成为一种趋势。
➢ 按设计阶段划分
➢ 逻辑综合库 ➢ 单元的仿真库 ➢ 物理版图库 ➢ 延时模型库
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① 数据准备和输入
第6章 自动布局布线及SOC简介
➢ 网表(netlist):
路
➢ 由逻辑综合工具生成的，以标准逻辑单元表示的逻辑
漫 漫 其
网络（EDIF网表）
修 远
➢ 标准逻辑单元库/工艺库：
兮
吾
➢ 由EDA/Foundary厂商合作提供；如：Artisan
时建立布线通道；
➢ 对连线的网络连接方向和占用的布线资源(布线通道和 过孔)、连线的最短路径等进行确定；
➢ 对布线的拥塞程度进行估计，调整连线网络过度拥塞 的部分。
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⑤ 版图检查与验证
版图
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路
漫 漫
设计规则检查
网表与参数提取
其 修
原理图网表
远
兮
吾
版图网表
路
漫 漫
布线通道的不同划分
其
修
远
兮
吾 将 上 下 而 求 索
电源分配一般结构
某32位微处理器电源总线
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布局
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布局就是进行网表中单元的放置，这一步可以使用综