PentiumPro
当前：超大规模集成电路(VLSI)时代

为什么采用VLSI：人们对电子系统的需要
★ 功能要求越来越复杂：电路规模 ★ 性能要求越来越优良：速度、功耗 ★ 成本相对来讲最好低一点：尺寸

由于集成电路在电子系统中的核心作用，集成电路在系统功能、 性能和成本中所起的作用是关键性的
集成电路的三个关键特性（功能要求定下来的前提下）
课程参考书
（仅适用于Part 1） 中文版 《现代VLSI设计——系统芯片设计》（原书第三版）
[美]韦恩•沃尔夫 著 科学出版社
该书的前半部分 （Chap1-6）
英文版 Modern VLSI Design: System-on-Chip Design, 3th
by Wayne Wolf
绪 论
1. IC：从设计、制造、封装、测试到芯片产品
IC设计与EDA技术/EDA工具 (1)
• EDA（Electronic Design Automatic，电子设计自动化) 是指以计 算机为工作平台的电子CAD工具软件集 • EDA工具使得设计者的工作仅限于利用软件的方式，就能完成对 系统硬件功能和性能的实现 • 集成电路设计从一开始就依赖于EDA技术及工具，离开EDA技术 集成电路设计将寸步难行。而且随着技术的进步，集成电路的设 计越来越依赖EDA工具
• 数字IC中，数字ASIC与FPGA/CPLD 的区别 – ASIC：需制作掩模
• 设计时间长，硬件不能升级 • 芯片面积小，性能可以得到较好的优化 • 适合芯片需求量大的场合：片量用于平摊昂贵的光罩掩模制版 费，降低单片生产成本
– FPGA/CPLD：可以编程，不需要后端设计/制作掩模
• • • • 开发门槛较低，设计时间较短，可方便和快速地升级优化硬件 芯片面积大，性能不够优化 适合芯片需求量小的场合：不用支付昂贵的光罩掩模制版费 作为数字ASIC设计流程中的必要步骤：ASIC设计中前端设计 的FPGA原型验证（HDL功能验证）
– – – – 更大的规模（复杂度） 更好的性能 更低的功耗 超深亚微米（VDSM）工艺技术：对互连问题的关注
• 设计方法：层次化
– 从高层次的系统抽象描述，逐级向下进行设计/综合、验证，直到物 理版图级的低层次描述 • 系统（功能）级→寄存器传输级（RTL）→门级→电路级→ 物理 版图级 – 层次化的设计方法使复杂的电子系统简化，并能在不同的设计层次 及时发现错误并加以纠正
• GDSII后端：后两个阶段
– 逻辑/版图综合＋验证(时 序分析/版图验证） – “综合”可以不太精确地 理解为：人工控制和干预 的自动化设计
前端 后端
• 曾经的前端、后端的界限： 以门级电路网表（netlist) 为界（左图虚线部分）
版图验证
Tape-out
数字ASIC设计流程（简化流程）
• RTL设计与功能仿真
• 中测（晶圆测试、 Wafer Testing、CP测试）：晶圆制造完成后 的测试
– 测试在制造过程中形成的故障 – 不能测试在封装过程中形成的故障（因为此时还没有封装），所以中 测以后必须进行成测 – 可以在封装前测试出故障芯片，避免这部分故障芯片的封装费用，适 用于封装费用比较昂贵的芯片。所以，封装费用低廉的芯片可以不经 过中测 – 自动测试仪ATE（Teaster） ＋自动探针台ProbeStation
集成电路的发展：摩尔定律

由Gordon Moore提出（Gordon Moore是Intel的创立者之一） Moore’s Law：每个芯片上的晶体管数目，以指数形式增加，每18个月翻一番
摩尔定律：微处理器的发展
8080
8086
80286
80386
80486
Pentium
Pentium III Pentium IV Itanium
– – – – 工艺越来越先进，线宽越来越小 功能越来越复杂，规模越来越大 性能要求越来越高，速度越来越快，对功耗的要求越来越高 产品上市的时间（time to marketing）越来越短，对设计时间的要求 越来越短
• 集成电路设计反过来也促进了EDA技术及工具的发展
IC设计与EDA技术/EDA工具 (2)
• Synopsys
• Mentor Graphics
掩模版（光罩版、Mask）
版图 Layout
晶圆制造
掩模版
封装
晶圆制造
从空白晶圆（Wafer）到图案化的晶圆
版图 →管芯 Layout→Die
制造（1）
• 芯片制造的大致步骤
– 掩模版（光罩版、Mask）制作 • 对每层版图都要制作一层掩模版，实际是光刻工序的次数 • 除金属层外，一般CMOS电路至少需要20层以上掩模版 – 晶圆制造（光刻）（Wafer Manufacturing）
– RTL编码设计（RTL Coding） – RTL功能仿真（RTL Simulation）
• 逻辑综合与时序分析
– 逻辑综合（Synthesis） – 时序分析（Timing Analysis）
• 版图设计与验证
– 布局布线（Place & Route） – 版图验证（Layout verification）&版图后仿真 （Post-Layout Timing Analysis）
• 良好的设计流程
第一项表示分摊到每个芯片上的设计费用：CD是设计及掩模制版费（也叫NRE费用）， N是总产量 第二项表示每个芯片的制造费用：CP是每个晶圆的制造费用，n是每个晶圆上的管芯数，y是晶圆成品率
– 降低芯片制造成本
• 优化设计来减少芯片面积，增加每个晶圆上的管芯数 • 在设计中采用DFM方法来提高芯片制造成品率
• 世界知名的制造厂（Foundry）
– 代工厂 TSMC、UMC、Charter、SMIC – IDM Intel、Samsung、TI、ST
封装测试
掩模版
封装
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封装（1）
先进行晶圆切割 (Sawing Wafer)
封装（2）
封装（ Packaging ）可以满足芯片的以下几个需要
– – – – 给予芯片机械支撑 协助芯片向周围环境散热 保护芯片免受化学腐蚀 封装引脚可以提供芯片在整机中的有效焊接
IC的大致分类 (1)
IC
数字IC
射频/模拟IC
SOC
混合信号IC
FPGA/CPLD
混合 ASIC
数字ASIC（掩膜）
基于门阵列 基于标准单元 基于全定制
IC的大致分类 (2)
• 集成电路
– 数字IC：处理数字信号，可以做成很大的规模
• ASIC（需制作掩模） Application Specific Integrated Circuit 专用集成电路 • FPGA/CPLD（可以编程，不需制作掩模） Field Programmable Gate Array 现场可编程门阵列 Complex Programmable Logic Device 复杂可编程逻辑器件
– 降低芯片测试成本
• 在设计中采用可测试性设计（DFT）方法，降低每个芯片的测试时间
• 延长芯片使用寿命
– 如热均匀分布等
• 缩短芯片面市时间（Time-to-Market）
数字IC设计流程
包括：数字ASIC设计流程 FPGA/CPLD设计流程
数字IC设计
• 在VLSI时代，数字IC设计是VLSI设计的根本所在
★ 尺寸 ★ 速度 ★ 功耗

集成电路：从 Spec. 到芯片产品
设计
设计 Fabless （Dsign House） 无生产线设计企业 IDM 集成的器件制造商
制造
封装测试
制造
Foundry（Fab） 代工厂（生产线）Fra bibliotek封装测试
封装厂 测试厂
芯片产品
整机厂商
体现出了集成电路产业链： 设计业、制造业、封测业
集成电路：从 Spec. 到芯片产品
设计
设计结果
制造
封装测试
掩模版（光罩 版、Mask）
晶圆测试 （中测） 成品测试 （成测）
晶圆（管芯）
芯片
设计结果：芯片版图（Layout）
• An Example
Chip Layout of Intel Pentium Pro - 5.5 million FETs
Chap 1 绪论
课程内容
• Part 1 超大规模集成电路设计导论
– CMOS工艺、器件/连线 – 逻辑门单元电路、组合/时序逻辑电路 – 功能块/子系统（控制逻辑、数据通道、存储器、总线）
• Part 2 超大规模集成电路设计方法
– – – – – – – 设计流程 系统设计与验证 RTL设计与仿真 逻辑综合与时序分析 可测试性设计 版图设计与验证 SoC设计概述
Die Package
封装（3）
封装方式
– DIP双列直插式 – PLCC塑料有引线芯片 载体 – QFP塑料方型扁平式 – PGA插针网格阵列 – BGA球栅阵列 – MCM、SIP的多芯片封 装方式
DIP PLCC
QFP
LQFP
TQFP
我国知名的封装厂
– 长电 – 南通富士通
PGA BGA
测试（1）
2. IC设计：设计流程及其EDA工具
集成电路（IC）的发明

1952年5月，英国科学家G. W. A. Dummer提出了集成电路的设想。 1958年TI公司Clair Kilby的研究小组发明了第一块集成电路，12个元件，锗半导体
获2000年Nobel物理奖
第一块微处理器芯片


Intel公司, 1971年 4004中央处理 器(CPU)