中国矿业大学2012～2013学年第一学期
《数字系统设计基础》试卷（A）卷
考试时间：100 分钟考试方式：闭卷
学院_________班级_____________姓名___________学号____________
一、选择题（20分，每题2分）
1.不完整的IF语句，其综合结果可实现：_________
A. 三态控制电路
B. 条件相或的逻辑电路
C. 双向控制电路
D. 时序逻辑电路
2．关于进程语句说法错误的是_________
A. PROCESS为一无限循环语句(执行状态、等待状态)
B. PROCESS中的顺序语句具有明显的顺序/并行运行双重性
C. 进程必须由敏感信号的变化来启动
D. 变量是多个进程间的通信线
3、对于VHDL以下几种说法错误的是___________
A. VHDL程序中的实体部分是对元件和外部电路之间的接口进行的描述，可以看成是定义
元件的引脚
B. 一个完整的VHDL程序总是由库说明部分、实体和结构体等三部分构成
C. VHDL程序中是区分大小写的
D.结构体描述元件内部结构和逻辑功能
4.一个设计实体（电路模块）包括实体与结构体两部分，实体描述___________。
A. 实体与结构体之间的连接关系；
B. 器件的内部功能；
C. 实体使用的库文件；
D. 器件外部可见特性如端口的数目、方向等
5. 组合逻辑电路中的毛刺信号是由于______引起的。
A. 电路中存在延迟
B.电路不是最简
C. 电路有多个输出
D.电路中使用不同的门电路
6. 下列关于临界路径说法正确的是___________
A. 临界路径与系统的工作速度无关
B. 临界路径减小有助于缩小电路规模
C. 临界路径减小有助于降低功耗
D. 临界路径是从系统输入到输出的各条路径中信号通过时间最长的那条路径
7. 关于FPGA和CPLD的区别说法正确的是___________
A. CPLD 更适合完成各种算法和组合逻辑，FPGA 更适合于完成时序逻辑
B. FPGA 的连续式布线结构决定了它的时序延迟是均匀的和可预测的，而CPLD的分段式布线结构决定了其延迟的不可预测性
C. 在编程上CPLD 比FPGA具有更大的灵活性
D. CPLD的集成度比FPGA高,具有更复杂的布线结构和逻辑实现。
8．ENTITY counter IS
PORT( Clk : IN STD_LOGIC; Q : BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0));
END ________;
A. counter23
B. counter
C. work
D. entity
9. 下列关于并行和顺序语句的说法中，错误的是_________
A. 顺序语句的书写过程与执行过程基本一致
B. IF语句属于顺序语句
C. 块语句属于顺序语句
D. 并行语句中的各语句之间可有信息往来，也可以互相独立、互不相关
10. 基于EDA软件的CPLD/FPGA设计流程，以下流程哪个是正确的______
A. 原理图/HDL文本输入→适配→综合→时序仿真→编程下载→功能仿真→硬件测试
B. 原理图/HDL文本输入→功能仿真→综合→时序仿真→编程下载→适配→硬件测试
C. 原理图/HDL文本输入→功能仿真→综合→适配→时序仿真→编程下载→硬件测试
D. 原理图/HDL文本输入→适配→时序仿真→编程下载→功能仿真→综合→硬件测试
二、简答题(36分)
1、简述面向FPGA的开发流程（6分）
原理图hdl文本编辑，综合，fpga适配，fpga编程下载。
2、FPGA器件为什么会产生延迟？仿真δ的作用？（6分）
分有固有延时和传输延时，固有延时也叫惯性延时任何电子器件都有固有延时。
传输延时是指信号传输推迟或推迟了一个时间段。
作用是使并行语句和顺序语句能顺利的执行。
3、分别写出三种顺序语句和并行语句？（6分）
Case语句，process语句，if语句并置操作符。
Loop循环语句next语句
简单信号赋值语句，块语句，元件例化语句。
4、变量与信号使用时有何区别？（6分）
结构体内都能试用，
只能在进程中试用
5、状态机的基本结构和每一部分的作用。
（6分）
1，说明部分说明部分使用type语句来定义新的数据类型
2，主控时序进程负责状态机运转和在时钟驱动下负责状态转换的过程
3，主控组合进程根据外部输入的控制信号，以及状态机内部的信号和当前状态值，确定下一状态的取向。
和确定内部其他组件输出控制信号
4辅助进程用来配合状态机的时序进程和组合进程。
6、请阐述重载函数的定义以及重载函数的调用方法。
（6分）
同样名称的函数可以用不同的数据类型作为函数的参数来定义多次。
三、程序填空（10分）
下面程序是转换函数CONV_INTEGER（）完成的3-8译码器的设计程序，试将5处程序补充完整。
Library ieee ；
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY decoder3to8 IS
PORT ( input: IN STD_LOGIC_VECTOR ( DOWNTO 0);
output: OUT STD_LOGIC_VECTOR ( 7 DOWNTO 0));
END decoder3to8;
ARCHITECTURE behave OF decoder3to8 IS
BEGIN
PROCESS ( )
BEGIN
END PROCESS;
END behave;
四、程序题（34分）
1.请编写程序。
（10分）
程序要求：用VHDL设计一家用告警系统的控制逻辑，系统如图1所示，告警系统有来自传感器的三个输入信号smoke、door、water和准备传输到告警设备的三个输出触发信号fire_alarm、burg_alarm、water_alarm以及使能信号en 和alarm_en（使能信号均为低电平有效）。
图1家用告警系统的控制逻辑电路图
2.试编写一个过程实现一位半加器功能，过程名为halfadder，输入为INA、INB，输出为SO 和CO，并将此过程在WORK库的example程序包中实现。
(12分)
3.VHDL状态机：试利用枚举类型设计一个状态机traffic_light，用灯的颜色代表相应的状态名。
该状态机共有3个状态（green，yellow，red），状态转换顺序green->yellow->red->green，循环显示。
该状态机由两个进程描述，第一个计算下一个状态逻辑，第二个锁存下一个状态
到当前状态。
请给出结构体程序（12分）。
library IEEE;
use IEEE.std_logic_1164.all;
ENTITY traffic_light IS
PORT (clock :in std_logic;
red_light, green_light, yellow_light:out std_logic); END traffic_light;
329383379。