(3) 最小交叠(min Overlap)
交迭有两种形式： a)一几何图形内边界到另一图形的内边界长度(overlap) b)一几何图形外边界到另一图形的内边界长度(extension)YLeabharlann X(a)(b)
(4) 设计规则举例
图1 多晶硅层相关设计规则的图形关系
12
3 图元

电路所涉及的每一种元件都是由一套掩模决定的几何形状 和一系列物理、化学和机械处理过程的一个有机组合。 仅根据设计规则来设计版图，难以入手。 对版图设计者来讲，工艺能够制造的有源和无源元件的版 图应该作为工艺元件库事先从工艺厂家得到。 必要时，设计者需要自己建立相应的元件库。 以下给出根据MOSIS提供的TSMC 0.35m CMOS工艺文件



设计的几种关键元件，图中几何尺寸的单位都是lambda，
对于0.35μm工艺，λ=0.2m。
(1) NMOS与PMOS





多晶硅(Poly)形成MOS管的栅极。N+扩散和有源区(Active)共同 形成N型有源区（ NMOS ）， P+扩散和有源区共同形成P型有源 区 （ PMOS ） 。有源区分别在栅极两侧构成源区(S)和漏区(D)。 源区和漏区又分别通过接触孔(Contact)与第一层金属(Metal1)连 接构成源极和漏极。 MOS管的可变参数为：栅长(gate_length)、栅宽(gate_width)和 栅指数(gates)。 栅长(gate_length)指栅极下源区和漏区之间的沟道长度，最小 值为2 lambda=0.4μm。 栅宽(gate_width)指栅极下有源区(沟道)的宽度，最小栅宽为3 lambda=0.6μm。 栅指数(gates)指栅极的个数。
(a) (b) (c)
Metal2 Poly Via1
(a)多晶硅和第一层金属 (b) 第一和第二层金属 (c) 第二和第三层金属连接的俯视图
(5) 焊盘(Pad)
电路的输入和输出需要通过适当的导体结构（焊盘）来 实现与外部电路的连接，它同时用于电路的在芯片测试。焊 盘的尺寸通常远大于电路中其它的元器件，焊盘的尺寸是固 定的。 Metal3
其中，area是两导电层重叠区域的面积，Carea[fF/m2]是单位有效 面积的电容量, perimeter 是两导电层重叠区域的周长， Cfringe[fF/m]是单位长度电容量。电容的可变参数为：两导电层重 叠区域一边的长度(y[λ])、电容值(Ctotal[F])。
(4) 互连(Interconnect)
版图设计
1 工艺流程定义
2 版图几何设计规则
3 图元
4 电学设计规则
5 布线规则 6 版图设计 7 版图检查 8 版图数据提交
6
1 工艺流程定义
设计规则是以晶圆厂实际制造过程为基准，经过实际验证过 的一整套参数，是进行版图设计必须遵守的规则，版图设计是否 符合设计规则是流片是否成功的一个关键。每一家公司的Design Rules并不相同，同一公司不同Process其Design Rules也会不相同， 即使是同一公司同一Process，其Design Rules也会Upgrade。 以台湾半导体制造公司(TSMC)的0.35μm CMOS工艺为例，接 下来会给出从工艺文件出发到设计出版图的途径。 TSMC的0.35μm CMOS工艺是MOSIS 1998年以来提供服务的 深亚微米工艺，以下简要介绍利用该工艺的技术文件进行芯片设 计的流程。
规则，这些规则是集成电路制造厂家根据自己的工艺特点而制 定的。不同的工艺，有不同的设计规则。

设计者只有得到了厂家提供的规则以后，才能开始设计。
版图在设计的过程中要进行定期的检查，避免错误的积累而导 致难以修改。

很多集成电路的设计软件都有设计版图的功能，Cadence 的
Virtuoso的版图设计软件帮助设计者在图形方式下绘制版图。


和固定的微米规则（最小尺寸用具体微米数值给出）
(1) 最小宽度(minWidth)
最小宽度指封闭几何图形的内边之间的距离
在利用DRC(设计规则检查)对版图进行几何规则检查 时，对于宽度低于规则中指定的最小宽度的几何图形， 计算机将给出错误提示。
(2) 最小间距(minSep)
间距指各几何图形外边界之间的距离
集成电路版图设计
2012301768 2012301767 赵楠 苟源
2015.09.17.
版图设计概述
版图(Layout)是集成电路设计者将设计并模
拟优化后的电路转化成的一系列几何图形，包含
了集成电路尺寸大小、各层拓扑定义等有关器件
的所有物理信息。
版图设计概述

集成电路制造厂家根据 版图 来制造掩膜。版图的设计有特定的
7 版图验证
1. 2. 3. 4. 设计规则检查DRC 电路提取 电气规则检查ERC 版图与电路图对照LVS
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8 版图数据提交



经过版图检查完全无错 将版图数据转换成GDS-II格式的码流数据 按照Foundry的要求或MPW要求，通过网络 传送GDS-II文件（一般为FTP）
参考文献

(2) 电阻(Resistor)
设计者在Cadence环境下CMOS工艺可用的电阻有 多晶硅电阻、有源层电阻和阱区电阻。
三种电阻的计算公式均为： l 2* X d 2 R * Rsh * Rcon
w w
n
其中，Rsh为方块电阻值，l 和w 分别是体电阻的 长与宽，Rcon是单个接触区形成的电阻值，n是接触孔 数. 电阻的可变参数：电阻宽度(width)、电阻值(R)。


史密斯（美），专用集成电路，北京电子工业出 版社，2007 孙肖子，专用集成电路设计基础，西安电子科技 大学出版社 王永刚，集成电路的发展趋势和关键技术，电子 元器件应用， 2009
版图设计流程
设计规则检查DRC Design Rule Check
电气规则检查ERC Electrical Rule Check
版图与线路图比较程序 Layout Versus Schematic（LVS） 版图寄生参数提取LPE Layout Parameter Extraction 寄生电阻提取PRE Parasitic Resistance Extraction
在TSMC_0.35m的集成电路工艺流程中，不同导电层之间由绝 缘介质隔离。导电层之间的相互连接需要通过打孔实现。 有源层、多晶硅(Poly)和第二层多晶硅(Electrode)都通过接触孔 (Contact) 与第一层金属(Metal1) 连接。
Metal1 Metal3 Contact Via2
选择工艺流程需要考虑的因素
1. 工艺参数：如每一层的厚度，深度…等。 2. 工艺流程：如每一步骤所需的时间。 3. 设计指导 (Design guide)：如告诉你如何加contact，如何用 library，如何用避免Latch Up…等。 4. SPICE Parameters：SPICE的参数。一般还有分是那一种 SPICE的参数。这些参数大致分为 基本 (Typical)；最快 (Fast) 及最慢 (Slow)。 5. Package：可用的包装及Pin Count。 6. Area：每一个Die的最大容许面积。 7. Testing：测试方法。 8. 其它：如温度系数，片电阻 (Sheet resistance) 系数，Tape out的流程等。
限幅放大器的系统框图
3) 元件布局与布线 利用版图编辑工具设计版图的基本步骤 1) 运行版图编辑工具，建立版图文件； 2) 在画图窗口内根据几何参数值调元器件和子单元的版图； 3) 在不同的层内进行元器件和子单元之间的连接； 4) 调用DRC程序进行设计规则检查，修改错误； 5) 调用电路提取程序提取版图对应的元件参数和电路拓扑； 6) 与分析阶段建立的电路图文件结合进行版图与电路图对照分析，即LVS （Layout-vs-Schemetic）。 7) 存储版图文件，供今后修改和重用。
glass
500
焊盘俯视图
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4 电学设计规则

电学设计规则给出的是将具体的工艺参数及其结果抽象出的电 学参数，是电路与系统设计、模拟的依据。

几何设计规则是图形编辑的依据。
电学设计规则是分析计算的依据。 几何设计规则是设计系统生成版图和检查版图错误的依据。 电学设计规则是设计系统预测电路性能（仿真）的依据。
2 版图几何设计规则

集成电路的制造必然受到工艺技术水平的限制，受到器件物理
参数的制约，为了保证器件正确工作和提高芯片的成品率，要 求设计者在版图设计时遵循一定的设计规则，这些设计规则直 接由流片厂家提供。

设计规则（design rule）是版图设计和工艺之间的接口。 设计规则主要包括各层的最小宽度、层与层之间的最小间距等 。 设计规则可以采用可缩放的-规则（最小尺寸用的倍数表示）
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5 布线规则



电源线与地线：梳状走线、金属布线 长信号线避免平行走线 压点位置 根据电气特性要求选择布线层
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6 版图设计
1) 版图设计环境 建立数据库通道，确定版图与工艺对应关系。 2) 芯片版图布局

布局图应尽可能与电路图一致
设计布局图的一个重要的任务是安排焊盘 集成电路必须是可测的
(3) 电容(Capacitance)
TSMC_0.35m工艺制作的电容是一种结构简单的MIM电容，该电 容由三层介质组成：

导电层作为下电极 绝缘层作为平板电容两电极间的介质 导电层作为上电极
电容计算公式
Ctotal fF Carea [fF/ m2 ] area[m2 ] C fringe[fF/ m] perimeter[m]