EPA交换机原理文档1. EPA交换机总体电路设计EPA交换机的硬件部分主要有四大模块：CPU控制模块，以太网控制器模块，冗余电源模块、总线供电模块。

图1为EPA交换机硬件设计框图。

其中，CPU控制模块的主要功能是实现特定网络接口功能及执行相关控制信息；以太网MAC 层控制器与以太网PHY层控制器模块主要用来担负以太网现场设备的数据信息传输；冗余电源模块完成EPA交换机的供电功能；总线供电模块即RJ45接口提供数据通信的同时还为现场设备提供总线供电。

结合CPU的特性，以太网MAC 层控制器采用总线连接的方式，由CPU的片选信号实现对以太网MAC层控制器的选通，控制网络通道。

图1 EPA交换机硬件设计框图2 EPA交换机各模块电路设计2.1 微处理器电路设计本设计中微处理器选用美国ATMEL公司的AT91R40008，它是集成了ARM7TDMI核的32位微处理器，片内用大量的分组寄存器和8个优先级向量中断控制器来实时快速的处理中断。

芯片集成了丰富的资源，片内的外围部件有可编程外部总线接口EBI、先进中断控制器AIC、并行I/O口控制器PIO、2个通用同步/异步收发器USART、定时器/计数器TC和看门狗定时器WD、高级电源管理控制器PS、片内外围数据控制器PDC、A/D转换器和D/A转换器等。

ARM7内核通过两条主要总线与片内资源进行互连：先进系统总线ASB（Advanced System Bus）和先进外围总线APB（Advanced Peripheral Bus）。

内核通过ASB 总线实现与片内存储器、外部总线接口EBI以及AMBA桥的互联，其中AMBA 桥驱动APB总线用来访问片内外围部件。

图2为微处理器体系结构图。

图2 微处理器体系结构AT91R40008微控制器的片内外围器件可以分为通用外围部件和专用外围部件，通用外围部件主要包括外部总线接口EBI、先进中断控制器AIC、并行I/O 口控制器PIO、通用同步/异步收发器USART、定时器/计数器TC和看门狗定时器WD等。

专用外围部件主要包括高级电源管理控制器PS、实时时钟RTC、片内外围数据控制器PDC和多处理接口MPI等。

AT91R40008的主要特点如下：●高性能32位RISC体系结构和高代码密度的16位Thumb指令集；●支持三态模式和在线电路仿真IDE；●32位数据总线宽度，单时钟访问周期的片内SRAM；●完全可编程的外部总线接口EBI，EBI的最大寻址空间位64MB，8条片选线和24条地址线；●8个优先级、可单独屏蔽的单向量中断控制，4个外部中断，包括一个高优先级、低延迟的中断请求；●32个可编程的I/O口；●3个16位的定时器/计数器，每个定时器都有1个可选的外部时钟输入引脚和2个多功能的I/O引脚；●2个UART，每个UART都有2个用于收发的专用外围数据控制器PDC通道；●可编程的看门狗定时器；●优良的省电性能，CPU和各种外围都可以单独停止工作。

图3 微处理器电路原理图图3给出了微处理器电路原理图，ARM微处理器的外围设计包括复位电路、时钟电路、片外Flash、JTAG调试电路。

复位电路采用通用的RC低电平复位电路；时钟电路采用50MHz钟振作为时钟源向CPU输入时钟信号；由于AT91R40008微处理器没有片内ROM，所以在外部扩展一个16M byte的Flash 作为引导存储器，保证复位完成后ARM从Flash的首地址开始运行指令。

AT91R40008微控制器的复位向量位于地址0，当复位完成后，ARM7TDMI 首先执行位于地址0的指令。

复位完成后，地址0必须映射到非易失性存储器。

引导存储器有NRST上升沿之前的第10个时钟周期时的BMS引脚输入电平决定。

当BMS为高电平时，引导存储器为与NCS0控制的8位外部存储器。

2.2 存储器电路设计本设计中，由于AT91R40008片内没有集成ROM，在设计中外拓了Flash。

Flash通常按照扇区来组织，其优点在于可以擦除重写单个扇区而不影响设备的其他部分里的内容，它的特点是在写入一个扇区之前，必须先将其擦除，而不能像RAM那样写覆盖。

本文中的Flash采用美国SST公司的SST39VF160芯片，它是一个1M×16的CMOS多功能Flash器件，操作电压为2.7-3.6V。

芯片采用的SuperFlash技术消耗很小的电流，使用很短的擦除时间，在擦除或编程操作中消耗的能量小于其他Flash技术制造而成的器件。

这种技术提供了固定的擦除和编程时间，与擦除/编程周期数无关。

SST39VF160的存储器操作由命令来启动，命令通过标准微处理器写时序写入器件，将WE#拉低、CE#保持低电平来写入命令。

地址总线上的地址在WE#或CE#的下降沿被锁存。

数据总线上的数据在WE#或CE#的上升沿被锁存。

当CE#和OE#都为低电平时，系统才能从器件的输出管脚获得数据。

其中，CE#是器件片选信号，当它是高电平时器件未被选中，只消耗等待电流。

OE#是输出控制信号，用来控制输出管脚数据的输出。

当CE#或OE#为高电平时，数据总线呈现高阻态。

AT91R40008微处理器片内集成了256K主SRAM，主SRAM重映射前的地址是0X300000，重映射后的地址是0X0。

可以在重映射前把ARM异常向量和引导代码复制到SRAM内，从而实现ARM7TDMI的中断和异常向量的软件修改。

SRAM的其余空间可以用于堆栈分配，或作为关键算法的数据和程序存储器。

为了使程序可以动态修改中断向量，AT91R40008引入了重映射命令来实现引导存储器（ROM或Flash）和内部主SRAM地址的切换。

如果系统要访问连接在片选线上的其他外部部件，则必须执行重映射命令，可通过EBI接口的重映射寄存器EBI_RCR中的RCB位置1来实现。

执行后，只有通过复位来恢复重映射前的状态。

Flash电路原理图如图4所示。

图4 Flash电路原理图FLASH存储电路用于存放启动代码及应用程序。

FLASH芯片SST39VF160的地址总线、数据总线直接与AT91R40008的地址总线、数据总线相连接，用AT91R40008的NCS0作为SST39VF160的片选信号，XRD线作为SST39VF160的读使能信号线，XWR作为SST39VF160的写使能信号。

SST39VF160数据宽度是16位，它的地址线A0对应2字节地址偏移，而AT91R40008地址线A0是对应一个字节地址偏移，所以在硬件设计的时候将SST39VF160的地址线A0－A20分别连接AT91R40008地址线的A1－A21。

同时SST39VF160的数据总线DQ0－DQ15分别连接AT91R40008的数据总线D0－D16。

SST39VF160工作电压为3.3V。

2.3 JTAG接口电路设计AT91R40008在进行调试或下载时支持在线操作，所用的下载调试口为通用的20针标准JTAG接口，此接口可以与电脑中的并行数据接口连接通过JTAG 和并口，建立测试设备与电脑中开发环境的连接。

JTAG口在线调试支持断点调试，支持寄存器和内存值显示等一系列先进的调试方法，大大方便了用户的软件调试和代码下载工作。

在进行JTAG硬件原理图设计的时候，设计方法按照通用的JTAG连接方式，具体电路图如图5所示。

图5 JTAG口电路原理图原理图中TDI，TDO为JTAG的数据输入、输出线，TCK为时钟脉冲端口，TMS为模式选择端口，在图中采用了上拉电阻的方式来提高整个电路的实际驱动能力，在设计上对JTAG的复位电路采用了软件复位和硬件复位并用的方式，在进行软件调试的时候既可以通过开发环境中的复位设置进行对CPU的复位，也可以通过电路板上的按键对CPU进行手动复位，在一般的调试过程中软件复位方式用得最为广泛也最为简便。

为了使交换机与电脑监控软件进行数据的通信，交换机中设计了一个数据U ART接口，UART（Universal Asynchronous Receiver/Transmitter），通用异步接收发送器。

UART 能同时进行发送和接收，即双工方式工作。

UART接口适用于一些传输数据量小，数据传输速度较慢的通信环境里面。

在实际电路中，与电脑中的电平彼此不相兼容，在具体设计串口电路时，主要考虑电平转换的问题，由于PC机串行口输出是标准的RS-232电平（15V），而AT91R40008 CPU的串行口输出的是标准CMOS电平，因此在进行数据交换的时候必须对相关的数据电平作一定的转换，否则不可能通信甚至会烧坏AT91R40008微处理器。

综合考虑了转换速率和驱动能力两个方面后，我们采用了Maxim公司生产的串口转换芯片。

图6 串口电路原理图MAX3232为专用的UART串口电平转换芯片，它能实现1.8V到15V的电平转换，在电路实现过程中，AT91R40008微处理器的串行管理通信接口同串口芯片的CMOS端口相接，而PC机的串行口接串口芯片的RS-232端口，其次还需要给转换芯片配置几个匹配电容，通常情况下采用0.1uF的电解或者钽电容。

外部电路也相对简单，图6为串口电路原理图。

2.4 系统时钟电路和复位电路设计EPA交换机的主时钟电路为所有相关器件包括存储器，外设接口以及本身的计数器等等提供精确的时间信息。

本设计分别采用50M晶振和25M晶振为AT91R40008微处理器和以太网控制器VT6512提供系统主时钟，通过芯片内部集成的时钟控制逻辑可以产生系统所需的不同频率的时钟信号。

图7为系统时钟电路图。

图7 系统时钟电路复位电路是使得EPA交换机在上电和重新启动时，需要对各个部件包括微处理器、以太网控制器、物理层收发器等在同一时刻进行复位从而保证整个设备的各个部件都能正常的协调工作。

按照AT91R40008的要求，复位信号nRESET是低电平激活，系统上电后，复位将恢复用户结构寄存器为默认值，并强迫ARM7TDMI从地址0开始执行，除了程序计数器之外，ARM7TDMI核的其他寄存器没有定义复位状态。

复位后，所有I/O引脚默认为输入方式。

AT91R40008规定在nRESET最小延迟时间为10个时钟周期，本设计为以太网控制器和物理层收发器也是低电平复位有效。

图8为复位电路原理图。

图8 复位电路原理图本电路设计是基于RC复位电路的实现，但RC复位电路存在电源毛刺和电源缓慢下降等问题。

本设计在RC电路上进行了一些改进。

增加了二极管，在电源电压瞬间下降时使电容迅速放电，一定宽度的电源毛刺也可令系统可靠复位。

增加了74LV14反相器，使以太网控制器和物理层收发器能更为可靠的复位。

2.5 MAC控制器电路设计MAC交换控制模块：这部分是整个设计的核心控制部分，这部分制定转发决策，实现数据的交换。