4位超前进位加法器设计、、模拟集成电路分析与设计课程设计报告题目4位超前进位加法器设计学院（部）电控学院专业电子科学与技术班级学生姓名学号前言20世纪是IC迅速发展的时代。
计算机等信息产业的飞速发展推动了集成电路（Integrated Circuit—IC）产业。
大多数超大规模集成电路（Very Large Scale IC—VLSI）在日常生活中有着广泛的应用。
在这些广泛应用的运算中，加法器是组成这些运算的基本单元。
在高性能微处理器和DSP处理器中，加法器的运算时间至关重要。
加法器运算常常处于高性能处理器运算部件的关键路径中，特别是在算术逻辑单元中加法器的运算时间对处理器的速度起着决定性的作用。
随着微处理器的运算速度越来越快，对快速加法器的需求也越来越高。
当今，加法器的设计面临两大课题，首先是如何降低功耗。
随着便携式IC产品例如MP3播放器，手机和掌上电脑等的广泛使用，要求IC工程师对现有运算模块的性能作进一步改进，尤其是在电路的功耗和尺寸方面。
由于现在相应的电池技术难以和微电子技术的发展速度匹敌，这使得IC设计师遇到了许多限制因素，比如高速，大吞吐量，小尺寸，低功耗等。
因此，这使得研究低功耗高性能加法单元持续升温。
另一方面就是如何提高加法器的运算速度。
因为加法运算存在进位问题，使得某一位计算结果的得出和所有低于它的位相关。
因此，为了减少进位传输所耗的时间，提高计算速度，人们设计了多种类型的加法器，如超前进位加法器曼彻斯特加法器、进位旁路加法器、进位选择加法器等。
它们都是利用各位之间的状态来预先产生高位的进位信号，从而减少进位从低位向高位传递的时间。
本文首先介绍了的加法器的类型以及其工作原理，然后重点分析了超前进位加法器的组成结构、结构参数以及其工作原理。
分层设计了加法器的输入输出电路，并通过tanner软件进行仿真实验，从而验证了电路的准确信。
目录第二章设计过程 (18)2.1 电路设计基础原理 (18)2.2 电路各部分结构设计 (20)异或门的CMOS电路原理图如下： (21) (21)异或门的CMOS波形图如下： (21) (21)两输入与门的CMOS电路原理图如下： (22) (22)两输入与门的CMOS波形如下： (22) (22)反相器的CMOS电路如下： (23) (23)反相器的CMOS仿真波形如下： (23) (23)四位超前进位加法器进位的逻辑电路图如下： (24) (24)c1，c2，c3，c4的CMOS级电路原理图及仿真 (25) (25)a.c1的原理图 (25) (25)c1的仿真波形 (26) (26)b.c2的原理图 (26)c2的仿真波形 (27)c.c3的原理图 (28) (29)c3的仿真波形 (29) (30)c4的原理图 (30)c3的仿真波形 (31)2.3 主要电路参数的手工推导 (31)四位超前进位加法器门级电路原理图如下： (34) (34)四位超前进位加法器门级电路分析设定如下： (34) (35)四位超前进位加法器门级电路瞬态分析结果如下： (35) (35)四位超前进位加法器门级电路瞬态分析波形图如下： (35) (36)4.1 用于仿真的电路图如下： (37)四位超前进位加法器门级电路分析设定如下： (38)四位超前进位加法器电路瞬态分析结果如下： (38) (38)四位超前进位加法器门级电路瞬态分析波形图如下： (38) (39)第五章鸣谢及课设总结和体会 (39)参考文献 (40)第一章设计目标1.根据电路原理图，给出电路的CMOS晶体管级电路设计。
具体电路实现可以自由决定，如互补CMOS结构，传输管结构，动态电路等。
2.手工计算推导晶体管的参数。
注意：将电路分为输入级，中间级和输出级三个模块进行处理。
3.要求进行功耗分析，并给出电路速度和功耗之间的合理折衷方案。
4.利用EDA工具完成电路仿真，并分析仿真结果。
如与手工计算结果存在误差，分析误差来源。
第二章设计过程2.1 电路设计基础原理由全加器的真值表可得S i和C i的逻辑表达式：定义两个中间变量G i和P i：当A i＝B i＝1时，G i＝1，由C i的表达式可得C i＝1，即产生进位，所以G i称为产生量变。
若P i＝1，则A i·B i＝0，C i＝C i-1，即P i＝1时，低位的进位能传送到高位的进位输出端，故P i称为传输变量，这两个变量都与进位信号无关。
将G i和P i代入S i和C i得：进而可得各位进位信号的逻辑表达如下：是低位来的进位， (i=n-1，n-2，，1，0)是向高位的进位，是整个加法器的进位输入，而是整个加法器的进位输出。
则(2-1)(2-2) 令：(2-3)(2-4) 则：(2-5) 只要，就会产生向 i+1 位的进位，称 g 为进位产生函数；同样，只要，就会把传递到 i+1 位，所以称 p 为进位传递函数。
把式(2-5)展开得到：(2-6)根据逻辑表达式做出四位超前进位的加法器电路图（如图）：2.2 电路各部分结构设计逻辑功能图中有2输入异或门，2输入与门，3输入与门，4输入与门，2输入或门，3输入或门，4输入或门，将各个门反别转化成其转化成CMOS晶体管图如下：异或门的CMOS电路原理图如下：异或门的CMOS波形图如下：两输入与门的CMOS电路原理图如下：两输入与门的CMOS波形如下：反相器的CMOS电路如下：反相器的CMOS仿真波形如下：四位超前进位加法器进位的逻辑电路图如下：c1，c2，c3，c4的CMOS级电路原理图及仿真a.c1的原理图c1的仿真波形b.c2的原理图c2的仿真波形c.c3的原理图c3的仿真波形c4的原理图c3的仿真波形2.3 主要电路参数的手工推导选择路劲是A3(B3)到S4，则按顺序依次经过一个2输入异或门，一个4输入与非门，一个反相器，一个4输入的或非门，一个反相器，一个2输入异或门。
逻辑努力:G=∏N i g 1=4*4*6/3*9/3*1*1=96 电气努力:F=Cout/Cin=5000 路径分支努力:B=∏Ni b 1=4总路径努力:H=G*F*B=1920000 使延时最小的门努力：h=N H =11.15 比例系数γ=1 延迟:p t =0p t （∑=NJ j P 1+γ)(N H N ）扇出系数：i f =ii g h1f =2.788；2f =5.575；3f =11.15；4f =3.72；5f =11.15；6f =2.788尺寸系数i s =（i g s g 11）∑=1-1i )b f (i j i1s 是最小反相器尺寸的2倍（XOR 的nmos ，pmos 尺寸是inv 的宽长比的两倍)2s =1.3941s ；3s =25.091s ；4s =23.231s ；5s =84.571s ；6s =32.291s功耗与器件尺寸（它影响实际电容）,输入和输出上升下降时间（它们决定了短路功耗），器件阈值和温度（它们影响漏电功率）以及开关活动性密切相关。
当一个门比较复杂是，受影响最大的是动态功耗，可表示为10210→→f V C DDL α；10→α=10p p总的功耗dyn p =)(10261)(10j DD L j j f V C →=→∑α；其中)(10j f →=pt 21所以，要是功耗低，则翻转频率则会下降，延时就会增加；而减少延时，翻转频率就会增大，同时就会增大功耗。
所以，此刻应该采取折中的思想，即使电路速度与功耗达到要求。
dyn p *p t =18.13L C ,（L C =6.0fF)当功耗等于延时时，达到折中。
dyn p =329.8(uw)；p t =329.8（ps).根据上节的电路器件尺寸，通过手工推导出电路要求设计的各项指标。
并将计算出来的指标与要求进行对比。
如果实际电路未能达到设计要求，则还需返回上一节的计算和推动过程，只至所设计电路能符合题目要求。
第三章电路仿真四位超前进位加法器门级电路原理图如下：四位超前进位加法器门级电路分析设定如下：四位超前进位加法器门级电路瞬态分析结果如下：四位超前进位加法器门级电路瞬态分析波形图如下：4.1 用于仿真的电路图如下：4.2 仿真网表四位超前进位加法器门级电路分析设定如下：4.3 仿真波形四位超前进位加法器电路瞬态分析结果如下：四位超前进位加法器门级电路瞬态分析波形图如下：第五章鸣谢及课设总结和体会精品资料参考文献1.David A.Hodge, 《Analysis and Design of Digital Integrated Circuits in Deep Submicron Technology. Thrid Edition》, 清华大学出版社，2006年2.阎石，《数字电子技术基础》，高等教育出版社，2006年3.Michael John Sebastian Smith,《专用集成电路》，电子工业出版社，2004年仅供学习与交流，如有侵权请联系网站删除谢谢40。