实验名称：三人多数表决电路学生姓名：班级：学号：
一、实验目的及要求:
1.实验目的：
(1)熟悉利用QuartusⅡ的原理图输入方法设计组合电路。

(2)学会对实验板上的FPGA/CPLD进行编程下载。

(3)硬件验证自己的设计项目。

2.实验要求：
用与非门设计三人多数表决电路。

(1)要求所设计的电路有三个输入端：A 、 B 、 C
(2)一个输出端：Y
(3)要求对所设计的电路仿真。

(4)下载到实验板上。

二、实验原理：
根据三人多数表决的要求可知：输出
Y+
=①
+
AC
BC
AB
若用与非门进行设计，则对①式右端进行两次取反即可得到下式：
BC
(('AC
Y=②
AB
)'
()
)'
()'
由②式易知整个电路由三个二输入的与非门和一个三输入的与非门组成。

三、实验步骤：
⒈原理图输入
在QuartusⅡ软件界面下，在bdf
.文件中输入原理图如下：Array
⒉依次进行编译、综合、适配等步骤。

批阅老师：年月日
⒊建立波形文件并对其进行仿真，其中功能仿真图形如下：
其时序仿真图形如下：
四、实验说明：
时序仿真相比功能仿真更符合实际，输出端会有一定的延时。

批阅老师：年月日。