2019-8-29
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（1）输入altpll宏功能模块
选择芯片和设置参考时钟
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锁相环控制信号设置
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输入时钟设置
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（2）编译和仿真
锁相环电路
功能仿真波形
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Quartus II提供的参数化ROM是lpm_rom，下面用一 个乘法器的例子来说明它的使用方法，这个例子使用 lpm_rom构成一个4位×4位的无符号数乘法器，利用查表 方法完成乘法功能。
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数据线、地址线宽度设置
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控制端口设置
2019-8-29
4-4 基于Quartus II软件，用7490设计一个模71计数器，个位 和十位都采用8421BCD码的编码方式设计，完成原理图设计输 入、编译、仿真和下载整个过程。
4-5 基于Quartus II，用74283（4位二进制全加器）设计实现 一个8位全加器，并进行综合和仿真，查看综合结果和仿真结果。
2019-8-29
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作为Quartus II的编译模块之一，Analysis & Synthesis包括Quaruts II Integrated Synthesis 集成综合器，完全 支持VHDL和Verilog HDL语言，并提供控制综合过 程的选项。支持Verilog-1995标准（IEEE标准 1364-1995）和大多数Verilog-2001标准 （IEEE1364-2001），还支持VHDL1987标准 （IEEE标准1076-1987）和VHDL1993标准 （IEEE标准1076-1993）。
EDA技术与VHDL设计
第4章 原理图与宏功能模块设计
2019-8-29
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第4章 原理图与宏功能模块设计
4.1 Quartus II原理图设计 4.2 Quartus II的优化设置 4.3 Quartus II的时序分析 4.4 宏功能模块设计
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基于Quartus II进行EDA设计开发的流程
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算数运算模块库
2019-8-29
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lpm_mult
下面以参数化乘法器lpm_mult为例来说明如何在设计中使用宏功 能模块。lpm_mult的基本参数已在下表中给出。
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（1）调用lpm_mult
2019-8-29
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3. 优化布局布线
Setting对话框的Fitter Settings页指定控制时序驱动 编译和编译速度的选择，如下图所示。
Fitter Settings选项页
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more Fitter Settings选项页
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添加.mif文件
2019-8-29
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如下图所示就是基于ROM实现的4位×4位的无符号 数乘法器电路图，其参数设置为： LPM_WIDTH=8 LPM_WIDTHAD=8 LPM_FILE=mult_rom.mif
2019-8-29
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仿真结果
2019-8-29
存储模块库
2019-8-29
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2019-8-29
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存储器模块设计举例
ROM（Read Only Memory，只读存储器）是存储器的 一种，利用FPGA可以实现ROM的功能，但其不是真正意义 上的ROM，因为FPGA器件在掉电后，其内部的所有信息都 会丢失，再次工作时需要重新配置。
2019-8-29
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习题
4-8 采用Quartus II软件的宏功能模块lpm_counter设计 一个模60加法计数器，进行编译仿真，查看仿真结果。 4-9 采用Quartus II软件的宏功能模块lpm_rom，用查表 的方式设计一个实现两个8位无符号数加法的电路，进行编 译仿真。 4-10 先用lpm_rom设计4bit×4bit和8bit×8bit乘法器各 一个，再用Verilog分别设计4bit×4bit和8bit×8bit乘法 器，比较两类乘法器的运行速度和资源好用情况。 4-11 用数字锁相环实现分频，假定输入时钟频率为10MHz， 要想得到6MHz的时钟信号，使用altpll宏功能模块实现该电 路。
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（2）lpm_mult参数设置
输入输出位宽设置
乘法器类型设置
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（3）编译仿真
8位有符号乘法器电路
功能仿真波形
2019-8-29
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8.1.2 逻辑门库
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I/O模块库
2019-8-29
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I/O模块库
2019-8-29
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锁相环模块设计举例
参数化锁相环宏模块altpll以输入时钟信号作为参考信 号实现锁相，从而输出若干个同步倍频或者分频的片内 时钟信号。与直接来自片外的时钟相比，片内时钟可以 减少时钟延迟，减小片外干扰，还可改善时钟的建立时 间和保持时间，是系统稳定工作的保证。不同系列的芯 片对锁相环的支持程度不同，但是基本的参数设置大致 相同，下面便举例说明altpll的应用。
2019-8-29
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习题
4-6 基于Quartus II，用74194（4位双向移位寄存器）设 计一个“00011101”序列产生器电路，进行编译和仿真， 查看仿真结果。 4-7 基于Quartus II软件，用D触发器和适当的门电路实现 一个输出长度为15的m序列产生器，进行编译和仿真，查看 仿真结果。
2019-8-29
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4.1 Quartus II原理图设计
1. 为本项工程设计建立文件夹 2. 输入设计项目和存盘
元件输入对 话框
2019-8-29
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3. 将设计项目设置成可调用的元件
将所需元件全部调入原理图编辑窗并连接好
2019-8-29
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4. 设计全加器顶层文件
2019-8-29
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Settings对话框
2019-8-29
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2. 分析与综合设置
Analysis & Synthesis Settings项中包含有四个项目： VHDL Input Verilog HDL Input Default Parameters Synthesis Netlist Optimization
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4.4.2 Maxplus2库
Maxplus2库主要由74系列数字集成电路组成，包括 时序电路宏模块和运算电路宏模块两大类，其中时序电 路宏模块包括触发器、锁存器、计数器、分频器、多路 复用器和移位寄存器，运算电路宏模块包括逻辑预算模 块、加法器、减法器、乘法器、绝对值运算器、数值比 较器、编译码器和奇偶校验器。
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在Compilation Report中查看适配结果
2019-8-29
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在Timing Closure Floorplan中查看适配结果
2019-8-29
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在Chip Editor中查看适配结果
2019-8-29
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4.3 Quartus II的时序分析
2019-8-29
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连接好的全加器原理图f_adder.bdf
2019-8-置成工程和时序仿真
f_adder.bdf工程设置窗
2019-8-29
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5. 将设计项目设置成工程和时序仿真
加入本工程所有文件
2019-8-29
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5. 将设计项目设置成工程和时序仿真
全程编译前时序条件设置界面
2019-8-29
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“More Settings…”中的设置
2019-8-29
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时序分析结果
2019-8-29
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4.4 宏功能模块设计
4.4.1 Megafunctions库 4.4.2 Maxplus2库 4.4.3 Primitives库
全加器工程f_adder的仿真波形
2019-8-29
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4.2 Quartus II的优化设置
1. Setting设置 在Quartus II软件菜单栏中选择
“Assignments”中的“Setting…”就可打开 一个设置控制对话框。可以使用Setting对话框 对工程、文件、参数等进行修改，还可设置编 译器、仿真器、时序分析、功耗分析等等。
缓冲器库
2019-8-29
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引脚库
2019-8-29
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存储单元库