第6章寄存器与计数器
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（ 2 ） 当 为 高 电 平 时 ， 与 门 G1~G3 被 禁 止 ， 而 门 G4~G6被启动。这时各触发器的输出作为相邻右边 触发器的输入，即构成一个向右移位寄存器。在时 钟脉冲作用下，可从Q3端串行输出数据。
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3．集成电路移位寄存器 常用集成电路移位寄存器为74LS194，其逻辑符号和 引脚图如图6-8所示。
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图6-18 异步6进制加计数器电路
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6.3 同步n进制计数器
主要内容： ▪ 22进制同步加计数器电路 ▪ 22进制同步减计数器电路 ▪ 23进制同步加计数器电路 ▪ 23进制同步减计数器电路 ▪ 同步2n进制计数器电路的构成方式 ▪ 同步5进制加计数器电路 ▪ 同步10进制加法计数器电路
6.1 寄存器与移位寄存器
主要内容：
▪ 触发器构成的寄存器
▪ 寄存器的工作过程
▪ 4位集成寄存器74LS175的逻辑功能
▪ 移位寄存器的五种输入输出方式
▪ 触发器构成的移位寄存器
▪ 4位集成移位寄存器74LS194的逻辑功能
▪ 移位寄存器的应用举例
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6.1.1 寄存器
在数字电路中，用来存放二进制数据或代码的 电路称为寄存器 。 一个由边沿D触发器构成的4位寄存器如下：
图6-8 集成移位寄存器74LS194
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74LS194的真值表如表6-1所示：
表6-1 移位寄存器74LS194真值表
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例6-2 利用两片集成移位寄存器74LS194扩展成一 个8位移位寄存器。
图6-9 移位寄存器的扩展
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例6-3由集成移位寄存器74LS194和非门组成的脉冲分 配器电路如图6-10所示，试画出在CP脉冲作用下移位 寄存器各输出端的波形。
(a)异步2n进制计数器由n个触发器组成，每个触发器 均接成T′触发器。
(b)各个触发器之间采用级联方式，其连接形式由计 数方式（加或减）和触发器的边沿触发方式（上升 沿或下降沿）共同决定 。
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连接规律 加法计数 减法计数
T＇触发器的触发沿
上升沿
下降沿
CPi Qi1 CPi Qi1
图6-10 移位寄存器组成的脉冲分配器电路
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由74LS194的真值表可得各输出端Q0~ Q3的波形 如图6-11所示：
图6-11 移位寄存器组成的脉冲分配器输出波形
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6.2 异步2n进制计数器
主要内容：
▪ 2n进制异步加计数器电路 ▪ 2n进制异步减计数器电路 ▪ 异步2n进制计数器电路的构成方法 ▪ 异步3进制加计数器电路 ▪ 异步6进制加计数器电路 ▪ 异步非2n进制计数器电路的构成方法
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6.3.1 同步2n进制计数器
1．同步22进制计数器
图6-19 同步22进制加计数器电路
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图6-20 图6-19中计数器的输出波形
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2．同步23进制计数器
图6-21 同步23进制加计数器电路
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图6-22 图6-21中计数器的输出波形
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2．并行输入/串行输出/并行输出移位寄存器
图6-7 并行输入/串行输出/并行输出移位寄存器
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工作原理：
（1）当为低电平时，与门G1~G3被启动，并行输入 数据D0~D3被送到各触发器的输入端D上。当时钟脉 冲到来后，并行输入数据D0~D3都同时存储到各触 发器中。这时可从各触发器输出端并行输出数据。
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3．同步2n进制计数器
根据上面介绍的同步22进制及23进制计数器电 路，同步2n进制计数器电路的构成具有一定的规律， 可归纳如下：
（a）同步2n进制计数器由n个JK触发器组成；
（b）各个触发器之间采用级联方式，第一个触 发器的输入信号J0＝K0＝1，其它触发器的输入信 号由计数方式决定。
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6.2.1 异步2n进制计数器 1．异步22进制计数器
图6-12 异步22进制加计数器
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图6-13 图6-12中计数器的输出波形
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图6-14 22进制异步减计数器
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异步2n进制计数器的规律：
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（c）第2个CP脉冲之后
（d）第3个CP脉冲之后
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（e）第4个CP脉冲之后
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例6-1 对于图6-4所示移位寄存器，画出图6-6所示输入 数据和时钟脉冲波形情况下各触发器输出端的波形。 设寄存器的初始状态全为0。
图6第-66章寄例存器题与6计-数1器
（d）串行输入/并行输出
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（e）并行输入/并行输出
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1．串行输入/串行输出/并行输出移位寄存器
下图所示为边沿D触发器组成的4位串行输入/串行 输出移位寄存器。
图6-4 串行输入/串行输出移位寄存器
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（a）寄存器清零 （b）第1个CP脉冲之后
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集成寄存器74LS175的内部逻辑电路图及引脚图 如图所示 ：
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பைடு நூலகம்
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它的真值表如下表所示 ：
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6.1.2 移位寄存器
移位寄存器的各种输入输出方式： （a）串行输入/右移/串行输出
（b）串行输入/左移/串行输出
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（c）并行输入/串行输出
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如果是加计数器则为：
J1 K1 Q0 J 2 K 2 Q 0Q1
CPi Qi1 CPi Qi1
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6.2.2 异步非2n进制计数器
异步3进制加计数器以异步4进制加计数器为基础构成, 实现这一点，必须使用带异步清零端的触发器。
图6-15 异步3进制加计数器电路
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异步3进制加计数器输出波形：
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任意的异步非2n进制计数器的构成方式也与上 述3进制计数器一样，即采用“反馈清零”法。