姓名：学号：班级：院（部）：系（教研室）主任签字：教学院长（主任）签字：一、选择题1. 若变量A，B，C，D，E取值为10011时，某最小项的值为1，则此最小项是【 C 】。

A.ABCDEB.CDEBA____C.DECBA____D.EDBCA____2.下面逻辑式中，正确的是【 D 】。

A.BABA•=⊕ B.1A A+= C.0A A•= D.1A A+=3．实现一个十进制的可逆计数器，至少需要【B 】个触发器。

A. 3B. 4C. 5D.64．逻辑式ABCA+相等的式子是【C 】A．ABC B．A+BC C．BCA+ D．A5．八路数据选择器，其地址输入端（选择控制端）有【 A 】个。

A．3 B．2 C．4 D．86．对于JK触发器，输入J=0，K=1，CP脉冲作用后，触发器次态应为【 A 】。

A．0 B. 1 C. 保持 D. 翻转7．一个五位的二进制加法计数器，由0000状态开始，按自然二进制码的顺序计数，问经过75个输入脉冲后，此计数器的状态为【 A 】。

A.01011B.11010C.11111D.100118．PLA是指【D 】的逻辑器件。

A.与、或阵列都固定B.与阵列固定，或阵列可编程C.与阵列可编程，或阵列固定D.与、或阵列都可编程9．FPGA采用逻辑单元阵列结构，由三个基本模块阵列组成。

【A 】是系统的核心。

A.可组态逻辑块B. 通用逻辑块C. 可编程互连连线D.可编程互连连线10．下列逻辑部件中，不属于组合逻辑部件的是【C 】A．译码器B．编码器C．计数器D．全加器11. 某时序逻辑电路的波形如图所示，由此判定该电路是【 B 】。

A. 二进制计数器B. 十进制计数器C. 移位寄存器D. 以上均不是12. 在【 A 】情况下，函数F A B C=++运算的结果是逻辑“1”。

A．全部输入是“0” B.任一输入是“0” C.仅一输入是“0” D. 全部输入是“1”13. 下列电路中，不属于时序逻辑电路的是【 D 】。

A．计数器 B．触发器 C．寄存器 D．译码器14. Moore型时序电路的输出【 B 】。

A.与当前输入有关B. 与当前状态有关C. 与当前输入和状态都有关D. 与当前输入和状态都无关15.测得某逻辑门输入A、B和输出F的波形如下，则F(A，B)的表达式是【 C 】。

A.F=ABB.F=A+BC.BAF⊕= D.__BAF=16.n个触发器构成的环形计数器中，有效状态最多有【 B 】个。

A.nB.2nC.2n-1D. 2n-2n17. 采用4位比较器（74LS85）对两个四位数比较时，先比较【 D 】位。

A．最低 B.次高 C.次低 D.最高18.全加器中向高位的进位1+i C为【 B 】。

A.iiiCBA⊕⊕ B.iiiiiCBABA)(⊕+ C.iiiCBA++ D.iiiBCA)(⊕姓名：学号：班级：28.函数F的卡诺图如图所示，其最简与或表达式是【 D 】。

A. DBADBAF+=DCA+ B.DBADCACBAF++=C.DCADBACBAF++= D.DBADBADBAF++=29．用四选一数据选择器实现函数Y=011AAAA+，应使【 A 】。

A.D0=D2=0，D1=D3=1B.D0=D2=1，D1=D3=0C.D0=D1=0，D2=D3=1D.D0=D1=1，D2=D3=030.下图所示的组合逻辑电路，其函数表达式为【 A 】。

A．F AB BD CD=++ B.(0,4,5,7,8,12,13,14,15)F m=∑C．(1,2,3,6,9,,10,11)F m=∑ D.(0,8,12,14,15)F m=∑31．时序电路中不可缺少的部分为【 B 】。

A.组合电路B.记忆电路C.同步时钟信号D.组合电路和记忆电路32．n个触发器构成的计数器中，有效状态最多有【 D 】个。

A.nB.2nC.2n-1D. 2n33.把一个五进制计数器与一个四进制计数器串联可得到【 D 】进制计数器。

A.4B.5C.9D.2019.八路数据分配器，地址输入端有【C 】个。

A. 1B. 2C. 3D.820.一位全加器（FA）的输入、输出信号常表示为【 A 】。

A．i A，i B，1i C-；i S，i C B．i A，i B，i C；i S，1i C-C．1，1，1；i S，i C D．0，0，0；i S，1i C-21.一个8421BCD码计数器至少需要【B 】个触发器。

A. 3B. 4C. 5D.1022.能实现从多个输入端中选出一路作为输出的电路称为【 C 】。

A.触发器B.计数器C.数据选择器D.译码器23.八路数据选择器如图所示，该电路所实现的逻辑函数是【 D 】。

A．ACD BCD ABC ABC+++ B．(6,8,9,13)m∑C．(6,8,13,14)m∑ D．(6,7,8,9,13,14)m∑24. 同步时序电路和异步时序电路比较，其差异在于后者【 B 】。

A．没有触发器 B．没有统一的时钟脉冲控制C．没有稳定状态 D．输出只与内部状态有关25.八进制数（375.236）8的十六制数是【 A 】。

A. (FD.4F)16B. (FD.4E)16C.(FC.4F)16D. (FD.3F)1626.下列逻辑函数中，与（A+B）(A+C)等价的是【 C 】。

A. F=ABB.F=A+BC. A+BCD. F= B+C27. 4:10线译码器，输入信号端有【D 】个。

A. 10B. 2C. 3D.4姓名：学号：班级：43. 逻辑函数F A C AB BC=++,当变量的取值为【B 】时,不出现冒险现象。

A．B=C=1 B．B=C=0 C．A=1，C=0 D．A=0，B=044．如需要判断两个二进制数的大小或相等，可以使用【 D 】电路。

A.译码器B.编码器C.数据选择器D.数据比较器45.n个触发器构成的扭环计数器中，至少有【 D 】个无效状态。

A．n B．2n C．12n- D．22n n-46.JK触发器在CP脉冲作用下，欲使1n nQ Q+=，则输入信号应为【 A 】。

A．0J K== B．J Q=，K Q=C．J Q=，K Q= D．J Q=，0K=47.FPGA是指【 C 】。

A．门阵列 B．可编程逻辑阵列 C．现场可编程门阵列 D．专用集成电路48.逻辑函数A(A+B) 的最简式为【 A 】。

A.F=AB.F=A+BC.F=BD. F= A+AB49.JK触发器在CP脉冲作用下，欲使1n nQ Q+=，则输入信号应为【 A 】。

A．1J K== B．J Q=，K Q=C．J Q=，K Q= D．J Q=，1K=50.【 D 】通常不用来描述触发器的逻辑功能。

A．状态转换真值表 B．特征方程 C．状态转换图 D．波形图51.时序电路输出状态的改变【 C 】。

A.仅与该时刻的输入信号有关B. 仅与时序电路的原状态有关C. 与A 、B 皆有关D. 与A 、B 皆无关52.逻辑表达式A(B+C)=AB+AC的对偶式是【B 】。

A．()()A BC AB A C+=++ B．()()A BC AB A C+=++C．()AB AC A B C+=+ D．()()A BC AB A C+=++53. 下面器件中，属于复杂可编程逻辑器件的是【 C 】。

A．PLA B．PAL C．FPGA D．GAL34.下面不属于简单可编程逻辑器件的是【 C 】。

A．EPROM B．PAL C．ISP D．GAL35.双向数据总线常采用【 C 】构成。

A. 数据分配器B. 数据选择器C. 三态门D. 译码器36. 最小项ABCD的逻辑相邻项是【 B 】。

A．ABCD B. ABCD C. ABCD D. ABCD37.逻辑函数F（ABC）=A⊙C的最小项标准式为【 C 】。

A.F=∑（0，3）B. CACAF+=C.F=m0+m2+m5+m7D. F=∑（0，1，6，7）38. 一个四输入端与非门，使其输出为0的输入变量取值组合有【 D 】种。

A. 15B. 8C. 7D. 139. 设计一个四位二进制码的奇偶位发生器（假定采用偶检验码），需要【 B 】个异或门。

A．2 B. 3 C. 4 D. 540. 八路数据选择器如图所示，该电路实现的逻辑函数是F=【 C 】。

A．AB AB+ B．AB AB+ C．A B⊕ D．A B+41. 逻辑函数F=A⊕（A⊕B）的值是【 A 】。

A．B B. A C.A⊕B D.A B42. 与最小项表达式F(A,B,C)=m0+m2+m5+m7等价的逻辑函数为【A 】。

A. F=A⊙CB. CBABCAF+= C. CACAF+= D.F=∑(0,5)姓名：学号：班级：第 7 页 共 8 页 第 8 页 共 8 页54. 电路如下图所示，经CP 脉冲作用后，欲使Q n+1=Q n ，则A ，B 输入应为【 A/B 】。

A ．A=0，B=0B ．A=1，B=1C ．A=0，B=1D ．A=1，B=055. 下面关于FPGA 的说法中，错误的是【 C 】。

A ．一个FPGA 中有CLB 、可编程互连总线、I/O 输入输出块3个基本元素。

B ．FPGA 是现场可编程门阵列。

C ．FPGA 基于反熔丝技术的体系结构是可变的。

D ．FPGA 基于SRAM 技术的体系结构是可变的。

56. 串行加法器的进位信号采用【 B 】传递，而并行加法器的进位信号采用【 B 】传递。

A ．超前，逐位B ．逐位，超前C ．逐位，逐位D ．超前，超前 57. n 个变量的最小项是【 A 】。

A ．n 个变量的积项，它包含全部n 个变量，每个变量可用原变量或非变量B ．n 个变量的和项，它包含全部n 个变量，每个变量可用原变量或非变量C ．n 个变量的积项，它包含全部n 个变量，每个变量仅为原变量D ．n 个变量的和项，它包含全部n 个变量，每个变量仅为非变量 58.以下哪一条不是消除竟争冒险的措施【 B 】。

A.接入滤波电路B.利用触发器C.加入选通脉冲D.修改逻辑设计 59．(9)10的余3码是【 C 】。

A ．1011B ．1010C ．1100D ．100160．Moore 和Mealy 型时序电路的本质区别是【 B 】。

A.没有输入变量B.当时的输出只和当时电路的状态有关，和当时的输入无关C.没有输出变量D.当时的输出只和当时的输入有关，和当时的电路状态无关61．组合逻辑电路消除竞争冒险的方法有【 A 】。

A.修改逻辑设计B.在输出端接入滤波电容C.后级加缓冲电路D.屏蔽输入信号的尖峰干扰62. 8位移位寄存器，串行输入时经【 D 】个脉冲后，8位数码全部移入寄存器中。

A.1B.2C.4D.863. 最小项ABCD 的逻辑相邻项是【 B 】。