END PROCESS;
CO<=Y(8);
SUM<=Y(7 DOWNTO 0);
END;
实验记录：
输入
实验结果
cin
b(7..0)
a(7..0)
sum(7..0)
co
0
00000001
10000011
10000100
0
0
11111110
11111110
11111100
1
0
11111111
11111111
上机实验报告
实验题目
班级
姓名
学号
指导教师
8位全加器
实验目的与要求：
1、通过1位全加器及8位带进位输入加法器的设计，熟悉加法器的设计流程。
2、进一步熟悉文本输入及仿真步骤。
3、进一步掌握VHDL设计实体的基本结构及文字规则。
4、掌握组合逻辑电路的静态测试方法。
5、熟悉可编程器件设计的全过程。。
实验步骤与内容：
11111110
1
1
00000001
10000011
10000011
0
1
11111110
11111110
11111101
1
1
11111111
111111111
11111111
1
仿真波形
1、创建工程。
2、新建文件夹。
3、画出正确的原理图，保存，编译。
4、波形仿真，分配引脚，编译。
5、下载到试验箱，进行功能验证。
（源程序及仿真的波形界面在备注）
备注：
源程序：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
ENTITY TWO IS
PORT (
A,B:IN STD_LOGIC_VECTOR(0 TO 7);
CIN:IN STD_LOGIC;
SUM:OUT STD_LOGIC_VECTOR(0 TO 7);
CHale Waihona Puke :OUT STD_LOGIC);
END;
ARCHITECTURE XIA OF TWO IS
SIGNAL Y,AA,BB,CC:STD_LOGIC_VECTOR(8 DOWNTO 0);
BEGIN
AA<='0'&A;
BB<='0'&B;
CC<="00000000"&CIN;
PROCESS(AA,BB,CC)
BEGIN
Y<=AA+BB+CC;